Verilog设计十进制加法器（FPGA) |
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本文提供了一个同步清零、同步置数的十进制加法计数器代码和一个异步清零、异步置数的可逆十进制计数器代码，且使用ISE13.4综合通过并在Basys2开发板上成功验证功能，此外大家可以修改代码以调节周期。 同步清零、同步置数的十进制加法计数器代码： module add_1( input clk,//50MHz,20ns input sw0,//清零 input sw1,//置数 input [3:0] data, output reg [3:0] led ); reg [25:0] mclk; reg q;//1Hz时钟 initial mclk=26'b0; initial q=0; always@(posedge clk) begin if(mclk==25000000) begin mclk |
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