FPGA四位频率计设计Verilog语言实现 |
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设计任务: 用混合设计的方法设计一个4位频率计,主要设计模块为测频控制器、计数器、锁存器、译码器,显示器为7段LED显示管。并合理选择实验模式,进行下载测试。
//计数器模块 modulejishu(clk,zamen,fuwei,jieguo1,jieguo2,jieguo3,jieguo4); inputclk; inputzamen; inputfuwei; output[3:0]jieguo1,jieguo2,jieguo3,jieguo4; reg[3:0]jieguo1,jieguo2,jieguo3,jieguo4;
always @(posedgeclk) if(fuwei) begin jieguo1 |
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