FPGA四位频率计设计Verilog语言实现

您所在的位置:网站首页 基于fpga的十进制计数器程序设计 FPGA四位频率计设计Verilog语言实现

FPGA四位频率计设计Verilog语言实现

2024-07-13 21:37| 来源: 网络整理| 查看: 265

设计任务:

                   用混合设计的方法设计一个4位频率计,主要设计模块为测频控制器、计数器、锁存器、译码器,显示器为7段LED显示管。并合理选择实验模式,进行下载测试。

 

 

//计数器模块

modulejishu(clk,zamen,fuwei,jieguo1,jieguo2,jieguo3,jieguo4);

         inputclk;

         inputzamen;

         inputfuwei;

         output[3:0]jieguo1,jieguo2,jieguo3,jieguo4;

         reg[3:0]jieguo1,jieguo2,jieguo3,jieguo4;

        

         always @(posedgeclk)

                   if(fuwei)

                   begin

                   jieguo1



【本文地址】


今日新闻


推荐新闻


CopyRight 2018-2019 办公设备维修网 版权所有 豫ICP备15022753号-3