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FPGA计数器功能实现
设计定义代码编写功能仿真电路分析
设计定义
LED作为输入输出指示，每500ms状态翻转一次。系统时钟为50MHz，对应周期为20ns，需要对系统时钟进行计数。 500ms=500_000_000ns,计数次数为N=500_000_000/20=25_000_000次 计数器定义位宽：25_000_000转换为二进制至少需要25位的计数器才能完整表示 代码编写 module counter(clk50M,rst_n,led); input clk50M;//系统时钟50M input rst_n; //全局复位，低电平复位 output reg led;//led输出 reg [24:0]cnt; //计数器进程 always@(posedge clk50M or negedge rst_n)//在每个系统时钟等上升沿或者在复位信号置位时触发 if(rst_n == 1'b0)//if(!rst_n)如果复位 cnt |
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