FPGA的秒表设计案例(verilog实现) |
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秒表设计案例
案例1：秒表0案例2：秒表1案例3：秒表2
案例1：秒表0
实现功能：1位数码管实现0~9计数。 实验现象： 第1秒： 1位数码管显示0， 第2秒： 1位数码管显示1， 第3秒： 1位数码管显示2， 第4秒： 1位数码管显示3， 第5秒： 1位数码管显示4， 第6秒： 1位数码管显示5， 第7秒： 1位数码管显示6， 第8秒： 1位数码管显示7， 第9秒： 1位数码管显示8， 第10秒： 1位数码管显示9， …… 10s一个周期，重复进入下一次循环。 代码实现： //秒表模块,0~9计数 module stopwatch( input clk, input rst_n, output reg [5:0] seg_sel,//位选 output reg [7:0] seg_ment//段选 ); // 计数器cnt_1s循环计数,计到cnt_1s_max-1得到1s parameter cnt_1s_max = 26'd5000_0000; reg [25:0] cnt_1s; always @(posedge clk or negedge rst_n) begin if (!rst_n) cnt_1s |
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