学了这么久的DC，发现还是没有入门，这次参考一下网上各位大神的文章，自己简单的做个小笔记，就当再系统的学习一遍。讲真的，本人比较菜，内容难免有些错误。这次算是记录一下自己的心路历程叭。愿以后的学习一切顺利，祝自己……………………

synthesis = translation + logic optimization + gate mapping

启动DC的方式大概是有三种：

命令行和批处理模式是现在设计的主要操作方式。

准备设计文件，DC 的设计输入文件一般为 HDL 文件。

需要指定的库文件包括： 链接库（link library） 、目标库（target library） 、符号库（symbol library）、综合库（synthetic library）

设计的读入过程是将设计文件载入内存，并将其转换为 DC 的中间格式,即GTECH 格式，GTECH 格式由“soft macros” 如 adders, comparators 等组成，这些组件来自synopsys的synthetic lib，每种组件具有多种结构。 读入设计有两种实现方法实现方法：read 和 analyze & elaborate。

定义对象包括PVT（工艺参数、电压、温度），端口属性（负载、驱动、扇出），wire-load 模型，设计环境将影响设计综合及优化结果。

约束包括设计规则约束和优化约束。设计规则约束（design rule constraint）由工艺库决定，在设计编译过程中是必须要满足的，以使电路可以正常工作；优化约束则定义了 DC 要达到的时序和面积目标，这是由用户自行定义的。DC在不违反设计规则约束的前提下，将会遵循此约束进行综合设计。

对于层次化设计，DC 中有两种编译策略供选择，分别为top down和bottom up。在top down策略中，顶层设计和子设计在一起编译，此种策略不适合与大型设计，因为top down 编译策略中，所有设计必须同时驻内存，硬件资源耗费大。在bottom up策略中，子设计单独进行约束，当子设计成功通过后，将被设为dont_touch属性，防止在之后的综合过程中被修改，同等层次的子设计编译完成后，再编译其上层设计，直至顶层设计编译完成，因此Bottom up更适合大规模设计。

用Compile命令执行综合与优化过程，还可以利用一些参数来指导综合和优化过程。

DC可以生成一些报告以反映其综合结果，如：时序、面积、约束等，这些报告有助于分析和解决设计中存在的问题以改善综合结果。

DC不会自动保存综合后的数据，因而在离开 DC 时需要对这些数据进行手动存储。

大概的流程为： 准备好文件 —>启动DC —>读入设计前的检查—>读入设计—>约束设计—>综合—>综合后检查与优化—>保存优化后的设计

慢慢悠悠的来到青软已经两个月了，这两个月，在这也没学到什么新东西，浪费青春、浪费时间，各种方面，浅而杂。对于后端，整个流程都尚未跑完过，属实有些丧。每日早上八点坐在教室，到晚上十一点多回到宿舍，看似如此紧凑的学习时间，但也只有自己知道，到底学没学进去东西，看似努力了，但好似是些无用功，无奈。今日，难得凑假期机会写上一篇博客，在参考大神文章后，方将这篇博客补充完整，实际上却毫无自己的东西，无非是照本宣科、生搬硬造罢了。哎，暂且当作是在借此机会学习叭。五一假期结束，回校体测，又是一段时间的浑浑噩噩。

以上部分内容来自下面这位大神的博客：https://www.cnblogs.com/IClearner/ 自己在上面进行了小修小补，并加上了自己的想法，以方便自己理解，若内容有误，欢迎指正。