VHDL是一种强类型的语言，它不允许不同数据类型之间的相互赋值。如果想在不同数据类型之间进行赋值则需要调用函数来完成。

在VHDL语言里，基本数据对象有三种：常量，变量以及信号。

常量就是常数，它的数值不能更改。它必须初始化。它的一般定义格式如下：

变量的格式如下：

变量赋值的时候使用“:=”来赋值。变量的值可以更改。对于变量的赋值是没有延迟的。

变量只能在子程序和进程中使用，主要是用来简化运算。变量的定义和信号非常相似，但是二者在程序中出现的位置是大大不同的。

变量是一个抽象的值，它不对应任何实际的电路连线，它的赋值是立即生效的。

信号的定义格式如下：

对于信号而言，我们认为它对应于一个实际物理部分。它的赋值不是立即生效的，而是有延迟的。下面是定义一个信号的例子。

信号a是位矢量类型，它具有3个元素，而且它的最高位是0，最低位是2。如果希望2是最高位，0是最低位。那么如下。

 关键字TO表示从左到右是升序排列，而DOWNTO是从左向右降序排列。

信号是用来描述电路内部的节点，而端口是描述电路外部的节点；信号没有方向，可以是输入，也可以是输出，但是端口是有方向的。可也将信号看作“实体内部不限定数据流动方向的端口”。除此之外，端口和信号并无其他区别。