门噪声容限表示门电路的抗干扰能力。 噪声容限可以理解为前一级电路输出为最坏的情况下，为保证后一级电路正常工作所允许的最大噪声容限。从图中可以看出，后级的噪声容限需要比前级的好。

上面的分析可以得到，信号每经过一级电路就会受到噪音影响，使得后一级电路的噪声容限越来越小，即信号越来越容易掉进不确定区。这个问题可以通过反相器链的再生性来将信号拉高。

要具有再生性，一个门的VTC曲线应当具有一个增益绝对值大于 1 的过渡区（即不确定区），其他合法区域的增益应当小于 1。

1、阈值电压：使MOS管恰好出现强反型层时的电压。 2、电阻工作区：当 V G S V_{GS} VGS​ > > > V T V_T VT​, 并且在漏源之间加上一个小电压 V D S V_{DS} VDS​,该电压差使得电流从漏极流向源极，可以得到电流作为 V G S V_{GS} VGS​和 V D S V_{DS} VDS​函数的一阶表达式。 I D = k n ′ W L [ ( V G S − V T ) V D S − V D S 2 2 ] = k n [ ( V G S − V T ) V D S 2 − V D S 2 ] I_D = k_n' \frac{W}{L}[(V_{GS}-V_T)V_{DS}-\frac{V_{DS}^2}{2}]=k_n[(V_{GS}-V_T)V_{DS}^2-V_{DS}^2] ID​=kn′​LW​[(VGS​−VT​)VDS​−2VDS2​​]=kn​[(VGS​−VT​)VDS2​−VDS2​] 其中， k n ′ k_n' kn′​成为工艺跨导参数： k n ′ = μ n C o x k_n' = \mu_n C_{ox} kn′​=μn​Cox​ C o x C_{ox} Cox​代表栅氧每单位电容，上式成立时（沟道长度为全长）的工作区域称为电阻区或线性区，它的主要特点是源漏之间表现为一条连续的导电沟道。 3、饱和区：当 V D S V_{DS} VDS​进一步提高时，沟道会出现夹断现象，此时沿沟道全长电压都大于阈值电压的假设就不再成立，在这个条件下，晶体管处于饱和区。漏电流与控制电压 V G S V_{GS} VGS​之间存在平方关系： I D = k n ′ 2 W L ( V G S − V T ) 2 I_D = \frac{k_n'}{2}\frac{W}{L}(V_{GS}-V_T)^2 ID​=2kn′​​LW​(VGS​−VT​)2 4、沟道长度调制：饱和模式下晶体管作用像一个理想的电流源—在漏源端间的电流是恒定的，并且独立于在这连个端口上外加的电压。但这并不完全正确。导电沟道的有效长度实际上由所加的 V D S V_{DS} VDS​调制：增加 V D S V_{DS} VDS​将使漏结耗尽区加大，从而缩短了有效沟道的长度。 5、速度饱和：主要发生在短沟器件中，当沿沟道的电场达到某一临界值 ε c \varepsilon _c εc​时，载流子的速度将由于散射效应而趋于饱和。NMOS和PMOS的速度饱和效应不同是由于空穴和电子的迁移率不同导致的 6、亚阈值：当电压低于阈值电压时，MOS 晶体管已部分导通，这时属于弱反型状态。 7、充放电时MOS管的等效电阻 R e q = 1 − V D D / 2 ∫ V D D V D D / 2 V I D S T ( 1 + λ V ) d V ≈ 3 4 V D D I D S A T ( 1 − 7 9 λ V D D ) R_{eq}=\frac{1}{-V_{DD}/2}\int_{V_{DD}}^{V_{DD}/2}\frac{V}{I_{DST}(1+\lambda V)}dV \approx \frac{3}{4}\frac{V_{DD}}{I_{DSAT}}(1-\frac{7}{9} \lambda V_{DD}) Req​=−VDD​/21​∫VDD​VDD​/2​IDST​(1+λV)V​dV≈43​IDSAT​VDD​​(1−97​λVDD​) 其中， I D S T = k ′ W L ( ( V D D − V T ) V D S T − V D S T 2 2 ) I_{DST}=k'\frac{W}{L}((V_{DD}-V_T)V_{DST}-\frac{V_{DST}^2}{2} ) IDST​=k′LW​((VDD​−VT​)VDST​−2VDST2​​) 由上式可以得到三个有意义的结论： （1）MOS管电阻反比于 W L \frac{W}{L} LW​比，晶体管的宽度加倍时将使电阻减半（主要是W，L一般是取决工艺) （2）一旦电源电压接近 V T V_T VT​,电阻会极具增加。 （3）当 V D D > > V T + V D S T / 2 V_{DD}>> V_T + V_{DST}/2 VDD​>>VT​+VDST​/2时，电阻实际上将与电源电压无关。

1、一条导线的延时是它的长度的二次函数，这意味着导线长度加倍将使延时加大到 4 倍。

1、无比逻辑：逻辑电平与器件的相对尺寸无关，所以晶体管可以采用最小尺寸。 2、有比逻辑：有比逻辑中逻辑电平是由组成逻辑的晶体管的相对尺寸来决定的。 3、CMOS反相器特性： （1）CMOS反相器稳态时在输出和 V D D V_{DD} VDD​或 G N D GND GND之间总存在一条具有有限电阻的通路。因此一个设计良好的CMOS反相器具有低输出阻抗，这使得它对噪声和干扰不敏感。输出电阻的典型值在 k Ω k \Omega kΩ 的范围内。 （2）CMOS反相器的输入电阻极高，因为一个MOS管的栅实际上是一个完全的绝缘体，因此不取任何dc输入电流。由于反相器的输入节点只连到晶体管的栅上，所以稳态输入电流几乎等于0。理论上，单个反相器可以驱动无穷多个门（具有无穷大的扇出）而仍能正常工作，单增加扇出也会增加传播延时，尽管扇出不会对稳态特性有任何影响，但它使瞬态响应变差。 4、我们希望一个门对于上升和下降输入具有相同的传播延时。这一状况可以通过使NMOS和PMOS晶体管的导通电阻近似相等来实现。所以CMOS反相器设计时一般采用对称设计上拉网络和下拉网络具有相同的驱动能力。 5、驱动能力： I a v I_{av} Iav​或者 1 R o n \frac{1}{R_{on}} Ron​1​， I a v I_{av} Iav​越大或导通电阻 R o n R_{on} Ron​越小，说明驱动能力越大，所以可以用一个逻辑门的充放电的电容或充放电的电阻来表征逻辑门的驱动能力。 6、传播延时 6.1、从一阶分析角度考虑传播延时，如果将电容C分为负载电容 C e x t C_{ext} Cext​和本征电容 C i n t C_{int} Cint​，则一个门电路的延时可以表示为： t p = 0.69 ⋅ R e q ( C i n t + C e x t ) t_p = 0.69\cdot R_{eq}(C_{int}+C_{ext}) tp​=0.69⋅Req​(Cint​+Cext​),所以减少一个门的传播延时有以下方法： （1）减小 C L = C i n t + C e x t C_L= C_{int}+C_{ext} CL​=Cint​+Cext​ （2）增加晶体管达的宽长比 （3）提高 V D D V_{DD} VDD​ 6.2、从设计角度考虑传播延时 （1）在现代工艺中，实际的 PMOS 和 NMOS 比值通常取 2。因为 pmos 的工艺跨导比 nmos 小，即相同情况下，pmos 的等效导通电阻要比 nmos 的大，所以要得到相同的驱动能力，pmos 的尺寸就要更大，但 pmos 的本征电容也变大了。 （2）反相器的本征延时 t p 0 t_{p0} tp0​与门的尺寸无关，而只取决于工艺以及反相器的版图。 （3）相同尺寸的pmos管的等效导通电阻是nmos管导通的2倍。 （4）本征延时的性质：给定逻辑门的本征延时是一个常数，不随逻辑门的尺寸而改变，增大逻辑门的尺寸在减小驱动电阻的同时却增大了本征电容，因此不等于减小逻辑门的本征延时，size只是为了保证驱动能力一致。 （5）size一个电路的原则： 两个晶体管并联在一起，尺寸就是原始的尺寸值（nmos=1， pmos=2）；两个晶体管串联在一起，尺寸就是原始尺寸的2倍（nmos=2， pmos=4）。这样才能使得负载相同时，驱动能力和一个反相器相同。

1、CMOS反相器的总功耗现在可以表示成三部分的和： P t o t = P d y n + P d p + P s t a t = ( C L ⋅ V D D 2 + V D D I p e a k t s ) f 0 → 1 + V D D I p e a k P_{tot} = P_{dyn} + P_{dp} + P_{stat} = (C_L\cdot V_{DD}^2 + V_{DD}I_{peak}t_s)f_{0\rightarrow1}+ V_{DD}I_{peak} Ptot​=Pdyn​+Pdp​+Pstat​=(CL​⋅VDD2​+VDD​Ipeak​ts​)f0→1​+VDD​Ipeak​ 其中， P d y n P_{dyn} Pdyn​代表电容充放电功耗， P d p P_{dp} Pdp​是短路功耗，这两个功耗组成了动态功耗； P s t a t P_{stat} Pstat​代表静态功耗。

1、组合逻辑：在任何时候电路的输出与其当前输入信号间的关系服从某个布尔表达式（假设通过逻辑门的瞬态响应已经稳定），而不存在任何从输出返回到输入的连接。输出只与当前的输入有关。 2、静态CMOS设计 （1）全摆幅-------噪声容限高 （2）无比逻辑------逻辑电平与器件的相对尺寸无关（容易设计） （3）静态逻辑------每一时刻每个门的输出通过一个低阻路径连接到电源或者地上（即开关导通了），同时在任何时候该门的输出即为该电路实现的布尔函数值 （4）无静态功耗-----不包括器件漏电流的功耗 （5）具有可再生性 （6）VTC曲线对与工艺偏差不敏感 （7）超高的输入阻抗（逻辑功能不受扇出的影响） 2、互补CMOS （1）静态CMOS是上拉网络（PUN）和下拉网络（PDN）的组合。 （2）互补CMOS门继承了基本CMOS反相器的所有优点。他们表现出在电源的两条轨线之间电压的摆幅，即 V O H = V D D V_{OH}=V_{DD} VOH​=VDD​, V O L = G N D V_{OL}=GND VOL​=GND。由于这些电路设计成使上拉和下拉网络相互排斥，所以这些电路没有静态功耗（忽略了漏电流功耗）。但他们的DC电压传输特性和噪声容限的分析比反相器要复杂，因为这些参数取决于加在这个门上的数据输入模式。所以可以得到，噪声容限与输入图形有关。 （3）互补CMOS门的传播延时 传播延时也取决于输入模式。 （3.1） 传播延时与扇入的关系 虽然互补CMOS是一种实现逻辑门的非常有效和简单的方法，但随着门复杂性（即扇入）的增加，采用这一逻辑类型时会出现两个主要问题。首先，实现一个 N N N 个输入（扇入）的门需要晶体管的数目为 2 N 2N 2N ，这会明显加大它的实现面积。第二，互补 CMOS 门的传播延时随扇入数迅速增加。事实上，一个门的无负载本征延时在最坏的情况下是扇入数的二次函数，即平方关系。 （3.2）大扇入时的设计技术

（3.3）组合电路中的性能优化 单个反相器的基本延时公式： t p = t p 0 ( 1 + C e x t γ C g ) = t p 0 ( 1 + f γ ) t_p = t_{p0}(1+\frac{C_{ext}}{\gamma C_g})=t_{p0}(1+\frac{f}{\gamma}) tp​=tp0​(1+γCg​Cext​​)=tp0​(1+γf​) 当在组合电路中，可以将该公式拓展为: t p = t p 0 ( p + g f γ ) t_p = t_{p0}(p+g\frac{f}{\gamma}) tp​=tp0​(p+gγf​) 其中， t p 0 t_{p0} tp0​代表反相器的本征延时， f f f为等效扇出，它定义为该门的外部负载和输入电容之间的比。在这里 f f f也称为电气努力， p p p代表该复合门和简单反相器的本征（即无负载）延时的比，它与门的拓扑结构以及版图样式有关。

系数 g g g称为逻辑努力，它代表了这样的事实。即对于一给定负载，复合门必须比反相器更“努力”工作才能得到类似的响应。换言之，一个逻辑门的逻辑努力告诉我们，当假定这个逻辑门的每一个输入只代表与一个反相器相同的输入电容时，在产生输出电流它比这个反相器差多少。或者说，逻辑努力表示一个门与一个反相器提供相同的输出电流时他所表现出的输入电容比反相器大多少。