引言 除法器在FPGA里怎么实现呢？当然不是让用“/”和“%”实现。 在Verilog HDL语言中虽然有除的运算指令，但是除运算符中的除数必须是2的幂，因此无法实现除数为任意整数的除法，很大程度上限制了它的使用领域。并且多数综合工具对于除运算指令不能综合出令人满意的结果，有些甚至不能给予综合。即使可以综合，也需要比较多的资源。对于这种情况，一般使用相应的算法来实现除法，分为两类，基于减法操作和基于乘法操作的算法。

2.1 实现算法 基于减法的除法器的算法： 对于32的无符号除法，被除数a除以除数b，他们的商和余数一定不会超过32位。首先将a转换成高32位为0，低32位为a的temp_a。把b转换成高32位为b，低32位为0的temp_b。在每个周期开始时，先将temp_a左移一位，末尾补0，然后与b比较，是否大于b，是则temp_a减去temp_b将且加上1，否则继续往下执行。上面的移位、比较和减法（视具体情况而定）要执行32次，执行结束后temp_a的高32位即为余数，低32位即为商。

2.2 verilog HDL代码 /* * module:div_rill * file name:div_rill.v * syn:yes * author:network * modify:rill * date:2012-09-07 */

module div_rill ( input[31:0] a, input[31:0] b,

output reg [31:0] yshang, output reg [31:0] yyushu );

reg[31:0] tempa; reg[31:0] tempb; reg[63:0] temp_a; reg[63:0] temp_b;

integer i;

always @(a or b) begin tempa