结构化描述方式

数据流描述方式

行为描述方式

混合描述方式

结构描述是指通过调用逻辑原件，描述它们之间的连接来建立逻辑电路的verilog HDL模型。这里的逻辑元件包括内置逻辑门、自主研发的已有模块、商业IP模块。

我们在system generator中进行系统设计的时候，是拖动各种已有的block来进行搭建的。这里就暗含了结构化描述的思想。小到逻辑门，大到如FFT这类IP核的使用，在原理图上进行连接，就是从结构上进行设计。

图片来源：https://blog.csdn.net/sinat_41653350/article/details/104016003

又称为RTL级描述，是指根据信号之间的逻辑关系，采用持续赋值语句描述逻辑电路的方式。它既显式的表达了模块的行为，又隐式的刻画了模块的电路结构。

通过观察是否使用assign赋值语句可以判断是否有数据流描述。

一个数据流描述的Verilog例子——投票器

module vote(

     input A,

     input B,

     input C,

     output O

);

// vote

assign O = A&B | A&C | B&C;

endmodule

是指只注重实现的算法，不关心具体的硬件实现细节。他的抽象程度最高，这与C语言编程非常类似。但综合效率低，电路可控性差。

可以通过观察是否使用initial 或always语句块判断是否有行为描述。

常见的行为级描述如选择器，比较器等等。

选择器对应的可以使用 case 语句描述：

reg[7:0] D_O;

always @(*) begin

case(SEL[1:0])

2b00: D_O = D0;

2b01: D_O = D1;

2b10: D_O = D2;

default: D_O = h0; 

endcase

end

其实就是指以上几种描述方法都存在的一种描述方式。具体在一个工程中，不可能只是用单独哪一种描述方式，一般都是各种描述方式的混合。

感谢各位的观看，我是Rongye，下期再见。