目录

1.[单选题]下列电路中属于时序逻辑电路的是（B）

2.[单选题]关于同步设计描述错误的是（D）

3.[多选题]下面哪种措施不能减少亚稳态影响（CD）

4.[单选题]状态机没有冗余状态时，可以不写default状态。（B）

5.[单选题]状态机如果状态未列全，不需要使用default状态。（B）

6.[单选题]#UDLY语句可以被综合成延时电路（B）

7.[单选题]下列关于实现不符合低功耗设计规范要求的是（C）

8.[单选题]下列说法错误的是（C）

9.[多选题]下列说法正确的是（AD）

10.[单选题]我们通常所说的时序逻辑电路是指（B）

11.[单选题]中断指示寄存器由实时告警的状态触发，是只读寄存器（A）

13.[单选题]如果两个时钟的频率不同，则两个时钟为异步时钟（B）

14.[单选题]格雷码（gray code）比二进制码（binary code）有什么优势？（D）

15.[单选题] ！用于逻辑的真假判断，结果为单比特，0或1。~用于数据按位取反，结果是单个或多个比特（A）

16.[单选题]以下哪个阶段的仿真可以真实的模拟实际的环境（B）

17.[单选题]形式验证可以判断（A）

18.[单选题]哪些情况下不会产生latch电路？（C）

19.[单选题]SystemVerilog中，下面那种数组在使用前需要先执行new操作。（A）

20.[单选题]下面两端代码中in，q1、q2和q3的初值分别为0，1，2，3，那么经过1个时钟周期后，左侧q3的值和右侧q3的值分别变成了（B）

21.[单选题]下面那些模块划分方式是不合理的（B）

22.[单选题]如下图，对时钟到输出时间分析正确的是（D）

23.[单选题]关于verilog代码风格，以下说法错误的有：（C）

24.[单选题]异步电路都不需要STA进行约束检查。（A）

25.[单选题]完全消除亚稳杰的方法正确的是（C）

26.[单选题]下列不属于异步时序电路设计特征的是：（A）

27.[单选题]以下哪一项对于提高系统处理能力没有帮助（B）

28.[单选题]同步电路设计中出现setup time不满足、不可以采用下面哪种措施解决（C）

29.[单选题]单bit电平信号使用级联三触发器电路跨异步时钟城可以消除亚稳态。（B）

30.[单选题]对于initial语句，说法错误的是：（C）

31.[单选题]时序逻辑电路按照其触发器是否有统一的时钟控制分为同步时序电路和异步时序电路。（A）

32.异步时钟数据采样的方法错误的是（C）

33.[单选题]Verilog语言的层次高低对应（D）

34.[单选题]设计异步FIFO时，FIFO深度必须是2的整数次幕，才能使用格雷码（A）

35.[单选题]表示任意两位无符号十进制数需要（A）位二进制数

36.[单选题]模块端口的输入信号，如果没有进行赋值，其值是（C）。

37.[单选题]基于Verilog HDL，时钟或复位信号可以出现在赋值表达式中。（A）

38.线型信号必须显示定义（B）

40 [单选题]常说的7nm工艺，7nm指的是晶体管的（B）

A.编码器

B.计数器

C.数据选择器

D.译码器

        触发器、计数器、寄存器                时序逻辑

        编码器、译码器、数据选择器        组合逻辑

A.时钟上未叠加任何用户功能逻辑

B.所有寄存器的异步置位及异步复位端口上未叠加任何用户功能逻辑

C.同步设计便于静态时序分析

D.所有寄存器均采用同一时钟

        时钟之间有固定因果关系即为同步

        同一pll分频的两个时钟也是同步，不同pll分频的两个完全一样的时钟也算异步

A.用反应更快的FF

B.引入同步机制，防止亚稳态传播

C.改善时钟质量，用边沿变化平缓的时钟信号

D.提高系统时钟

        用边沿变化快速的时钟信号

        降低系统是时钟

A.正确

B.错误

A.正确

B.错误

4\5统一在这讲

        状态机复位之后每个时刻都会处于某个状态。如果one-hot或者binary状态没用满，甚至就算用满了，也需要有一个default状态，用来保证预期之外的错误状态转移（比如亚稳态，glitch）时，能够回到一个稳定的已知状态，减小该预期之外的事件对数据通路造成影响的概率。 

A.正确

B.错误

        UDLY引用parameter,不可综合

A.在不进行算术、逻辑运算的时候，使这些模块的输入保持“0”，不让操作数进来，输出结果不会翻转；而如果进行这方面的运算时，再将它们打开

B.FPGA全功能版本在产品适用温度范围内，结温不超过阀值的90%

C.接口电平如果可选，选择高电平模式

D.在满足性能要求时，尽量采用低的系统时钟

        在不进行运算时，模块输入应该保持不变，而非固定0吧？

        接口电平选择低电平模式，降低功耗，而且稳定；

A.两个向量进行比较操作或加减操作或赋值操作时，两个向量的位宽要相等，避免隐式扩展；

B.if/else语句配对使用，case语句加default项；组合逻辑中在所有条件下都要对信号赋值，如果要保持不变用a＝a的方式赋值；

C.可综合代码中，除了for语句中的循环变量可以定义为integer型外，所有变量和信号都只能为wire或reg型，不能定义为整型、实数型、无符号型、realtime型和time型；

D.条件语句，如果无优先级关系，尽量采用case，避免多级else if影响时序；

        优先级条件语句会综合成串联的选择逻辑，时序较差，而case可以综合成并行的选择逻辑

        integer可以被定义成信号，会综合出32bit的register。但因为位宽固定，一般不这么使用。另外在verilog-2001中加入了无符号型和有符号型的reg/wire定义，也属于可综合类型。三态tri也可综合

A.在always语句中赋值的变量，可以是wire也可以是reg 

B.reg变量一定被综合为寄存器

C.always块只能用来描述组合逻辑

D.在assign语句中赋值的变量要定义为wire

A.锁存器

B.D触发器

C.RS触发器

D.触发器

A.正确

B.错误

12.[单选题]对于信号定义语句：reg[0：4]always，a；，说法错误的是：（B）

A.bit定义顺序应该从高到低；

B.信号定义为reg型，只能使用在时序电路的赋值中；

C.每个信号应单独用一行来声明；

D.不能使用关键字定义信号名；

        reg类型可以组合逻辑中使用，例如always@(*)

A.正确

B.错误

A.编码实现电路更小；

B.实现电路速度更快；

C.更容易判断不同的编码是否相等

D.相邻的两个编码只有一比特发生跳变；

A.正确

B.错误

A.综合后仿真

B.布局布线后仿真

C.编译后仿真

D.综合前仿真

A.两个设计是否等价

B.设计时序是否满足

C.其他均不能保证

D.设计功能是否正确

A.使用if选择语句的组合逻辑没有else部分表达；

B.使用case选择语句的组合逻辑没有else表达

C.时序逻辑中if选择语句，没有else部分表达。

D.组合逻辑中条件不全的case语句没有default赋值；

A.动态数组

B.联合数组

C.多维数组

D.压缩数组

A.0，0

B.0，2

C.0，3

D.2，0

        阻塞和非阻塞赋值，建议看看time-slot那节

A.将不同优化目标的逻辑分开

B.模块划分根据开发人员的个数进行

C.将存储逻辑独立划分

D.将相关的逻辑或者可以复用的逻辑划分在同一个模块内

A. tCo = Data Delay-clock Delay+Micro Tco

B.tCo = Data Delay+Clock Delay-Micro Tco

C.tCo = Clock Delay-Data Delay+Micro tCo

D.tCo = Data Delay+Clock Delay+Micro Tco

        静态时序分析相关内容，这个不太懂，但是网上答案都是D

A.每个文件只能定义一个模块

B.Verilog区分大小写，所有信号命名能以大小写来区分不同信号

C.多个reg变量赋值，如果赋值条件完全相同，可以放在同一个always块内

D.每行只能有一个Verilog语句

A.正确

B.错误

A.降低时钟频率

B.使用寄存器打拍同步

C.其他均不正确

D.使用异步fifo传递异步信号

A.容易组织流水，提升芯片速率

B.不利于时序分析

C.依赖逻辑时延，时延不好控制

D.容易产生毛刺

A.减少寄存器翻转率

B.扩大数据位宽

C.缩短处理流水

D.提升系统工作频率

        在进行数字信号处理的过程中，数据的宽度是非常非常关键的一点。在FPGA中实现的系统，数据每多一位，都意味着消耗了更多的资源。那么，一个优秀的系统，应该尽可能的在保证正确的前提下，减少数据的宽度.

A.降低时钟频率

B.pipeline

C.增加时钟频率

D.减小信号延迟

A.正确

B.错误

A.在模拟的0时刻开始执行；

B.这是一种过程结构语句

C.可用于给实际电路赋初值

D.在仿真过程中只执行一次；

        initial不可综合，无法给实际电路赋初值

A.正确

B.错误

A.使用fifo隔离进行多bit的采样；

B.握手信号后再采样；

C.高频时钟直接采样低频时钟的多bit数据；

D.单bit高频时钟脉冲展宽后给低频时钟进行采样

A.系统级，行为级，功能级，寄存器传输级，门级

B.系统级，行为级，寄存器传输级，功能级，门级

C.系统级，功能级，寄存器传输级，行为级，门级

D.系统级，功能级，行为级，寄存器传输级，门级

A.正确

B.错误

A.7

B.8

C.9

D.6

A.1

B.C

C.Z

D.0

A.正确

B.错误

A.正确

B.错误

        Verilog程序模块中输入、输出信号类型默认自动定义为wire型，可以不用显式定义

39.[单选题]编码中可以使用显式端口映射，也可以使用位置端口映射，位置端口映射方式更好。（A）

A.正确

B.错误

        VHDL映射方式有两种，位置映射书写简单，名称映射可读性高（不需要顺序对应）。

A.漏极宽度

B.栅极宽度

C.整体宽度

D.源极宽度