VHDL中的signal（信号）variable（变量）的定义与赋值 |
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VHDL中的signal（信号）variable（变量）的定义与赋值 variable（变量） 1.变量只能在process（进程）和子程序中定义和使用 process (clk) variable v1 : integer := 0; --在说明语句部分定义变量 begin --在begin之后被赋值 v1 := 2; --v1值由0变为2 end process;2.变量定义格式 Variable 变量名称 ：数据类型 := 初值； Variable 变量名称 ：数据类型； Variable 变量名称 ：数据类型 范围； Variable v1 : integer := 1; Variable v1 : integer; Variable v1 : integer range 0 to 20;3.对已定义变量赋值 变量名称 := 表达式； --与signal不同，其赋值都是用 :=。 4.变量特点 赋值需要同数据类型 变量的赋值是立即发生的 变量赋值语句属于顺序执行 变量仅在所定义的进程内部起作用，不能被多个进程共用。 Signal（信号） 外部信号 1.外部信号有in out inout buffer四种类型。在entity（实体）中定义。Buffer是可反馈的输出端口。 内部信号 1.内部信号可在结构体，包体，块语句中定义。 以结构体为例 architecture teststr of test is signal s1 : integer := 0; --在说明语句部分定义信号s1 begin --在begin之后被赋值 s1 |
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