在IC设计中，会存在block模块层次的时钟门控和门级的时钟门控。

1、block模块层次的时钟门控

block模块层次的时钟门控在一个block中一个时钟只有一个门控，当此模块不使用时，直接将此时钟gating掉，大大降低了时钟树功耗和寄存器动态功耗，在大部分模块中能够降低80%以上的功耗。

2、门级层次的时钟门控

门级的时钟门控是门级的时钟门控，通常由如下verilog语句产生。

此类门控主要是降低寄存器内部时钟翻转功耗和少量的靠近reg的时钟树功耗。

因为gating 后驱动的时钟树一般只有1级buff，因此时钟树功耗降低比例很小。

当data_in输入没有变化时，如果采用非门控结构，时钟没有被gating，因此寄存器内部的时钟逻辑依旧以2倍时钟频率跳变，此时仍然存在较大的动态翻转功耗。而门级时钟门控能够有效降低此类功耗。

always@(posedge clk or negedge rst_n)

If (!rst_n)

data_out[511:0]