摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。

传播延时：一个门的传播延时tp定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。tpLH定义为这个门的输出由低至高翻转的响应时间，而tpHL则为输出由高至低翻转的响应时间。传播延时tp定义为这两个时间的平均值：tp=(tpLH+tpHL)/2。

设计规则：定义设计规则的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。

速度饱和效应：对于长沟MOS管，载流子满足公式：υ = -μξ(x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁移率是一个常数。然而在（水平方向）电场强度很高的情况下，载流子不再符合这一线性模型。当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于散射效应（即载流子间的碰撞）而趋于饱和。（载流子速度正比于电场，迁移率为常数，当电场足够强的时候，载流子的速度由于散射效应而趋于饱和）

时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。

逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描述。

噪声容限：（指在前一极输出为最坏的情况下，为保证后一极正常工作，所允许的最大噪声幅度）为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NML和高电平噪声容限NMH来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的最大固定阈值： NML =VIL - VOL

NMH =VOH - VIH

沟道长度调制：在理想情况下，处于饱和区的晶体管的漏端与源端的电流是恒定的，并且独立于在这两个端口上外加的电压。但事实上导电沟道的有效长度由所加的VDS调制：增加VDS将使漏结的耗尽区加大，从而缩短了有效沟道的长度。

开关阈值VM：电压传输特性（VTC）曲线与直线Vout=Vin的交点。

有比逻辑：有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。在互补CMOS中，PUN的目的是当PDN关断在VDD和输出之间提供一条有条件的通路。在有比逻辑中，整个PUN被一个无条件的负载器件所替代，它上拉输出以得到一个高电平输出。这样的门不是采用有源的下拉和上拉网络的组合，而是由一个实现逻辑功能的NMOS下拉网络和一个简单的负责器件组成。（逻辑电平是由组成逻辑的晶体管的相对尺寸来决定的）

时钟偏差：我们一直假设两相时钟CLK—和CLK完全相反，或产生反相时钟信号的反相器的延时为0。但事实上，由于布置两个时钟信号的导线会有差别，或者负载电容可以因存储在所连接的锁存器中的数据不同而变化。这一影响称为时钟偏差。

流水线：流水线是一项提高资源利用率的技术，它增加了电路的数据处理量。我们在逻辑块之间插入寄存器，这使得一组输入数据的计算分布在几个时钟周期中。这一计算过程以一种装配线的形式进行，因此得名流水线。（加速数据处理的数据通路）

电压传输特性（VTC）：一个逻辑门输出电压和输入电压之间的关系。

信号摆幅（Vsw）：最高输出电平VOH与最低输出电平VOL之差。

扇出：连接到驱动门输出端的负载门的数目。

扇入：一个门输入的数目。

MOS晶体管的阈值电压：MOS晶体管发生强反型时VGS的值。

体效应：MOS晶体管的源极和衬底的电压不相等。

亚阈值：：对于NMOS晶体管，当VGS低于阈值电压时，MOS晶体管已部分导通，这一现象称为亚阈值。

闩锁效应：在MOS工艺内，同时存在的阱和衬底会形成寄生的npnp结构，这些类似闸流管的器件一旦激发即会导致VDD和VSS线短路，这通常会破坏芯片

组合逻辑电路：在任何时刻电路输出与其当前输入信号间的关系服从某个布尔表达式，而不存在任何从输出返回到输入的连接。

时序逻辑电路：电路的输出不仅与当前的输入数据有关，而且也与输入信号以前的值有关。

电气努力（等效扇出）：一个门的外部负载与输入电容之间的比。

逻辑努力：一个逻辑门的逻辑努力告诉我们，当假定这个逻辑门的每一个输入只代表与一个反相器相同的输入电容时，在产生输出电流方面它比这个反相器差多少。或相当于说，逻辑努力表示一个门与一个反相器提供相同的输出电流时它所表现出的输入电容比反相器大多少。

建立时间：在时钟翻转之前数据输入必须有效的时间。

保持时间：在时钟边沿之后数据输入必须仍然有效的时间。

延迟时间：在建立时间和维持时间都满足的前提下，输入端的数据在最坏情况下的传播延时之后被复制到输出端。

寄存器：边沿触发的存储元件。

锁存器：电平敏感的器件。

触发器：由交叉耦合的门构成的任何双稳态元件。

亚阈值摆幅：使漏极电流ID变化一个数量级时所需要的栅极电压增量ΔVgs。

等效线性电容Ceq:对于一个给定的Vhigh到Vlow的电压摆幅，电荷的改变量与非线性模型所预期的相等。（用于大信号模式下，用等效线性电容代替与电压有关的非线性电容Cj)

阈值电压VT:MOSFET中，使得栅下面半导体表面发生强反型时的栅源电压。

速度饱和：载流子速度正比于电场，迁移率为常数，但当场强足够大时，载流子速度由于散射效应而趋于饱和。

无比逻辑：逻辑电平与器件尺寸无关。

本征电容：由扩散电容和覆盖电容组成。

外部负载电容：由导线和所连接的门引起。

相关电容：栅漏电容，扩散电容，连线电容，扇出的栅电容。

自载效应：当本征电容（即扩散电容）开始超过由连线和扇出形成的外部负载，增加门的尺寸就不再对减少延时有帮助，只是增加了门的面积，这称为自载效应。

等效扇出：反相器的延时只取决于它的负载电容与输入电容间的比值，这一比值称为等效扇出f。

功率延时积：综合考虑传播延时和功耗的指标。

能量延时积：综合考虑传播延时和能耗的指标。

标准单元：通用逻辑，可综合，高度相同，宽度可调。

归一化本征延时：本征延时与门的类型有关，但它与门的尺寸（晶体管宽度的加倍）无关。