EDA（Quartus II）

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EDA（Quartus II）

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实验目的：

实验预习：

实验讲解1：

D触发器和锁存器的VerilogHDL描述：

实验讲解2：

D触发器的设计

实验内容：十进制加法计数器设计

实验总结

实验目的：熟悉QuartusⅡ软件的使用方法，掌握EDA流程；掌握基本时序逻辑电路的设计方法；学会十进制加法计数器设计，为复杂时序逻辑电路的设计打基础。实验预习：掌握十进制加法计数器的设计原理；同步、异步电路的实现；if语句的用法。实验讲解1： D触发器和锁存器的VerilogHDL描述： module D_ff(D,clk,q); //D触发器 input D,clk; output reg q; always@(posedge clk) q

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