最近了解了一下CMOS延时单元的设计，如下图所示，8bit DAC和9bit电容阵列一起控制输出脉冲的形状，输出信号的时钟沿延时一般都是通过改变反相器的电流和输出电容来改变的。 参考文献：W. Chang, P. Huang and T. Lee, “A Fractional-N Divider-Less Phase-Locked Loop With a Subsampling Phase Detector,” in IEEE Journal of Solid-State Circuits, vol. 49, no. 12, pp. 2964-2975, Dec. 2014, doi: 10.1109/JSSC.2014.2359670.

因此想要详细了解一下反相器输出信号的时延产生机制，顺便重新整理，作为个人笔记。

如下图所示的反相器，其传输延时是由NMOS和PMOS的等效电阻对负载电容 C l o a d C_{load} Cload​（一般指下一级输入电容）充放电所消耗的时间决定的。 关于反相器中的一些时延定义如下： 定义 t p L H t_{pLH} tpLH​ 为 V o u t V_{out} Vout​ 由低电平翻转至高电平的传输延时（以50%为参考），此时的CMOS反相器可等效为下表左图所示的电路。定义 t p H L t_{pHL} tpHL​ 为 V o u t V_{out} Vout​ 由高电平至低电平翻转的传输延时，此时的 CMOS反相器可等效为下表右图所示的电路。统称为propagation delay。 t f t_{f} tf​ 和 t r t_{r} tr​ 分别表示下降时延和上升时延，这里暂时不作讨论。

从电压角度列方程，传输时延的推导如下： 从电流角度看的话，就直接是RC电流充放电了，可以直观理解：电流越大，时延越小，电流越小，时延越大。