Radium_: 谢谢楼主分享，[email protected]

Daricaly: 其实严格来说有三种 组合逻辑根据current_state跳转：这种容易产生glitch，纯数字电路可能问题不大，但不保险，特别是对mix signal，这种方式容易导致误操作。 时序逻辑根据next_state跳转：这种的第三段输出部分，跟状态机跳转部分类似，但不完全一样，在方式一的基础上微调就可以。 时序逻辑根据current_state：最保险的方式，先状态跳转，再进行输出，这就会导致一个clk cycle的delay。这个delay不是全局输出的同步delay。如果状态跳转依赖于当前状态的执行，那就会出问题，这个状态的持续时间+1个cycle，需要在方式一的基础上改变跳转条件。

通信小菜鸡@posedge clk: 请问您解决这个问题了吗，我也遇到了同样的问题

weixin_47541084: 还得是老学长的讲解

xi_1306: 发送端第一个always块是不是少了t_data的赋值