对于信号定于语句：reg[0:4] always,a;说法错误的是（b） a. 不能使用关键字定义信号名 b. 信号定义为 reg 型，只能使用在时序电路的赋值中 c. bit 定义顺序应该从高到低 d. 每个信号应单独用一行来声明 解析：a 和 c 违背 verilog 语法，是错的。d 只是建议，并不违背 verilog 语法。相比之下，b 是绝对错的，因为 reg 型可以用于组合逻辑赋值，比如 always(*)。

下列说法错误的是（d） a. 条件语句，如果无优先级关系，尽量采用 case，避免多级 else if，影响时序； b. If/else 语句配对使用，case 语句加 default 项；组合逻辑中在所有条件下都要对信号幅值， 如果要保持步便用 a=a 方式赋值； c. 两个向量进行比较操作或加减操作或赋值操作时，两个向量的位宽要相等，避免隐式扩 展。 d. 可综合代码中，除了 for 语句中的循环变量可以定义为 integer 型以外，所有变量和信号 都只能为 wire 或 reg 型，不能定义为整型，实数型，无符号型，realtime 型和 time 型。 解析： a 是正确的，优先级条件语句会综合成串联的选择逻辑，时序较差，而 case 可以综合成并行 的选择逻辑，n 个条件逻辑级数为 log2n。 b 是正确的，但不严谨。if/else 可以不配对使用，在时序逻辑下，可以只有 if 没有 else，这 时候 else 分支保持寄存器原值，当然有 else 使代码更清晰。有 case 语句，如果是组合逻辑， 只要有条件没给赋值，会综合出 latch。 c 是正确的。两个向量位宽不匹配会隐式拓展高位，如果有操作数定义为 wire 类型但是作为 有符号数使用，隐式拓展会错误高位补 0，拓展成无符号数，功能出错。 d 是错误的，integer 可以被定义成信号，会综合出 32bit 的 register。但因为位宽固定，一般 不这么使用。另外在 verilog‐2001 中加入了无符号型和有符号型的 reg/wire 定义，也属于可 综合类型。其他类型不可综合。 10.关于异步设计的危害，下面说法错误的是：(b) a. 信号的时延随着每次布局布线的不同而不同，随着 pvt 的改变而改变，因此可靠性很差， 而且不容易移植 b. 异步设计会产生毛刺 c. 异步设计不能做静态时序分析 d. 异步设计会带来很大的同步翻转噪声 解析： a 是正确的。现在大部分的设计都是同步设计，小部分高性能低功耗电路可能会考虑使用异 步设计。异步设计的好处之一便是可以最大限度利用时间窗的 margin。有点类似 latch 的 timeborrow，无需等待同步打拍，并且没有了时钟信号，功耗可以大大降低。坏处是需要特 殊的握手机制来保证时序，而握手机制又很大程度上依赖于信号的时延，像 a 所说，时延不 可控型较强，因此可靠性较差，而且不容易移植。 b 是错的，毛刺并非异步设计导致，即便是同步设计，只要信号传递过程中中间结果和最终 输出不同（卡诺图可以清楚看到），也会有毛刺，只不过异步设计的毛刺比较容易导致功能 错误，因为没有时序检查，没有 setup/hold 来保证毛刺消除。 c 是对的。现在的静态时序分析都是基于同步设计，异步设计没有时钟的概念，所有信号没 有固定的相位关系，工具无法建模分析。 d 是对的。这里的翻转噪声主要来自于信号线之间的耦合电容。如果两个异步信号之间有耦 合电容，那么他们的噪声比同步信号之间大得多，因为他们的电平跳变相互影响的时间窗口 更大。

多 bit 总线信号可以通过格雷码转换进行异步处理，例如：8bit 的数据总线进行格雷码 转换，然后通过双触发器法实现异步处理（√） 解析：格雷码将多 bit 的翻转转化为单 bit 的翻转，解决了多 bit 异步信号传播过程中因时延 不同而导致的数据采集端采集信号错误的问题。

System Verilog 中，下面哪种数组在使用前需要执行 new 操作（c） a. 压缩数组 b. 联合数组 c. 动态数组 d. 多维数组 解析：动态数组通过 new（）函数预先分配存储空间。

电路设计中，只要采用静态时序分析就可以保证电路设计的准确性，不需要再进行动态 时序分析了。(×) 解析：现在大部分的同步电路设计流程都是 rtl 验证+formality 形式验证+sta 静态时序分析。 通过 rtl 验证保证功能完备，通过 formality 保证 rtl 和网表一致性。因为有了 formality 保证 网表和 rtl 的一致性，因此如果 rtl 验证完备，一般情况下就可以保证网表功能验证完备。然 后通过对网表进行静态时序分析（sta）来保证没有时序风险。动态时序分析（后仿）主要是 跑一些典型场景，保证在典型场景下不会有时序问题，增强设计信心，对于同步电路，只要 sta 阶段检查仔细，问题一般不大。但是设计中难免会有一小部分异步电路无法进行静态时 序分析，因此必须需要通过后仿来进行排查。