电子电路学习笔记(6)

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电子电路学习笔记(6)

2024-07-02 17:39| 来源: 网络整理| 查看: 265

根据电子系统三要素:源,回路,电阻;这三者必须都存在才能传递电信号。如果没有电阻,那么这条回路的电流将会无穷大(电流等于电压除于电阻,如果电阻趋近于0,电流则趋近于无穷大),很容易烧坏这条回路上的元器件。所以,如果你发现某条回路上没有电阻,是一定有问题的。

一、分压

分压电路实际上是电阻的串联电路,它有以下几个特点:

通过各电阻的电流是同一电流,即各电阻中的电流相等: I = I 1 = I 2 = I 3 I = I_{1} = I_{2} = I_{3} I=I1​=I2​=I3​在串联电路中,电阻大的导体,它两端的电压也大,电压的分配与导体的电阻成正比,因此,导体串联具有分压作用。总电压等于各电阻上的电压降之和: V = V 1 + V 2 + V 3 V= V_{1} + V_{2} + V_{3} V=V1​+V2​+V3​总电阻等于各电阻之和: R = R 1 + R 2 + R 3 R=R_{1}+R_{2}+R_{3} R=R1​+R2​+R3​

比较经典的举例就是DC/DC或者LDO电路。比如MP2315数据手册中推荐的电路如下图所示:

R1和R2是分压电阻,而且对于所有的DC/DC和LDO输出反馈端的分压电阻必须是精度1%的。(科普:在电源芯片输出管脚上一般选择分压电阻的精度很高,电阻的精度直接决定了输出电压的精度,如5%的电阻输出电压波动范围为10%,1%精度的电阻输出电压波动范围达到2%,因此选择精度高的;这个可以计算一下大致差不多的误差。)这个参考电压与输出的关系在DC/DC或者LDO章节再详细讨论。

**在这张图中还有一个分压电阻应用就是R6和R7的应用。**图中R7是空贴的,对于EN管脚,以前不理解为什么标注是空贴,非常需要注意一下,因为我在这个地方吃过亏。因为EN必须大于1.6V,在电路移植的时候,一定要注意输入电压分压之后与EN阈值的关系以便及时调整R7电阻,切记!!!

电阻分压在芯片管脚做逻辑阈值或者上下电时应用还是比较多的。其他例子也类似,关键点在于一定要搞清管脚的阈值(门限电压范围),这种错误属于低级错误,在设计时一定要多确认几遍。

二、限流/分流

分流电路实际上是电阻器的并联电路,它有以下几点特点:

各支路的电压等于总电压;总电流等于各支路电流之和: I = I 1 + I 2 + I 3 I = I_{1} + I_{2} + I_{3} I=I1​+I2​+I3​总电阻的倒数等于各支路倒数之和: 1 R = 1 R 1 + 1 R 2 + 1 R 3 \frac{1}{R}=\frac{1}{R_{1}}+\frac{1}{R_{2}}+\frac{1}{R_{3}} R1​=R1​1​+R2​1​+R3​1​

左图的原理比较简单就不说了。右图中R1称为分流电阻,电流中的一部分流过电阻R1,三极管流过的电流有所减少,而输出端的总电流并没有减小,R1起到保护三极管的作用。

限流的目的应用最广泛的就是保护器件的工作安全。

三、上下拉

一般说法是上拉增大电流,下拉电阻是用来吸收电流。

上拉电阻: 将一个不确定的信号(高或低电平),通过一个电阻与电源VCC相连,固定在高电平。

下拉电阻: 将一个不确定的信号(高或低电平),通过一个电阻与地GND相连,固定在低电平。

3.1 上拉电阻使用场景 3.1.1 TTL驱动CMOS

当 TTL 电路驱动 COMS 电路时,如果 TTL 电路输出的高电平(一般为 2.4V)低于 COMS 电路的最低高电平(一般为 3.5V),这时就需要在 TTL 的输出端接上拉电阻,以提高输出高电平的值(提高到 5V),使 CMOS 有效识别。

电阻R越小,上拉能力越大,但是会增大TTL端的饱和压降,导致TTL输出的低电平很高; 电阻R太大,会延缓TTL输出的上升沿。

3.1.2 OC和OD门

采用 OC 和 OD 门结构的,都需要添加上拉电阻,下图 I2C 是 OD 结构,SDA 和 SCL 信号上都需要加上拉电阻,不加上拉电阻,OC 和 OD 是无法输出高电平的。

3.1.3 低电平中断检测

对于低电平中断触发电路来说,一般在 MCU 的检测端会加一个上拉电阻,当 INT 低电平到来时,MCU_INT_DET 会变为低电平,触发中断。

R1太大,MCU_INT_DET 的上升沿越慢; R1太小,有可能造成灌电流过大,导致MCU管脚烧坏。

3.1.4 固定电平

如 LDO 电路,高电平使能时,一般会在使能脚 CE 加上拉电阻到 VIN,达到上电 LDO 就有输出的效果。

对于 R1,一般芯片的 SPEC 会给出,最常见的是 10K 和 100K,那你说 47K 行不行,当然也行,要看 LDO CE 管脚的灌电流能力,也就是 5V 加在 R1 上的电流需要小于 CE 管脚最大灌电流,如果太大,CE 脚可能会烧毁。

3.2 下拉电阻使用场景 3.2.1 固定电平

如 NMOS 的控制电路中,一般 G 极加一个下拉电阻,固定低电平,MOS 管的 GS 阻抗很大,容易遭到静电的干扰,导致 GS 之间产生较高电压,使 MOS 管开关状态改变。

对于 R2,MOS 管在关闭状态,流过 R2 的耗流为 0,MOS 管导通状态;流过 R2 的电流为 I = V C T R L / R 2 I=V_{CTRL}/R_{2} I=VCTRL​/R2​,如果想减小耗流,尽可能提高 R2 的阻值,一般取值 200K,1M 等。

3.2.2 作为放电电阻

有的 LDO 电路中,也会加 R4 下拉电阻,叫假负载,LDO 关闭时,用于快速泄放 C6 上的电压,这和电路的使用场景有相关。加 R4 的坏处是,在正常工作时,会增加 I = 3.3 / R 4 I=3.3/R_{4} I=3.3/R4​的耗流,再说一句,现在也有带自放电功能的 LDO,带自放电和不带自放电,有利有弊。

对于 R4,阻值越小,放电越快,但是正常工作时,增加的耗流会越大。

为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。在 COMS 芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,来提供泄荷的通路。芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力。提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。 3.3 上下拉电阻阻值的选择原则 从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。从确保足够的驱动电流考虑应当足够小;电阻小,电流大。对于高速电路,过大的上拉电阻可能边沿变平缓。

综合考虑,通常在1K到10K之间选取。对于下拉电阻也有类型道理。

四、阻抗匹配

由电阻器组成的阻抗匹配衰减器,它接在特性阻抗不同的两个网络中间,可以起到匹配阻抗的作用。 匹配器中电阻器的阻值可由下式确定: R 1 = Z 1 ( Z 1 − Z 2 ) R1 = \sqrt{Z_{1}(Z_{1}-Z_{2})} R1=Z1​(Z1​−Z2​) ​ R 2 = Z 1 / ( Z 1 − Z 2 ) R2 = \sqrt{Z_{1}/(Z_{1}-Z_{2})} R2=Z1​/(Z1​−Z2​) ​ 即式中,Z1 和 Z2 为网络1和网络2的阻抗,它们分别为 300Ω 和 75Ω。将它们代入上面两个公式中,则求得 R1=259.8Ω,R2=86.6Ω。

阻抗匹配:严格来讲,当高速电路中,信号再传输介质上的传输时间大于信号上升沿或者下降沿的1/4时,该传输介质就需要阻抗匹配。

源端阻抗:一般传输线的阻抗为50Ω左右,而TTL电路输出电阻大概为13Ω左右,在源端串联一个33Ω的电阻,13+33=46Ω大致和50Ω相当,这样就可以抑制从终端反射回来的信号再次反射。 需要说明的是,匹配电阻不一定都是33欧,从几Ω到几十Ω都有,具体试情况而定。

终端阻抗:若信号接收端的输入阻抗很大,可以并接一个51Ω的电阻,电阻另一端接参考地,以抑制信号终端反射。信号接收端接串阻,那只能是终端输入阻抗小于50Ω。但IC设计时,考虑到接收能量,不会将接收端的输入阻抗设计的小。这也是为什么驱动器端加串阻,而接收端一般不加串阻的原因,终端开路的情况下反射系数为1。

阻抗匹配电阻在接口防护范围还有一个重要作用就是防止ESD。 比如USB等

五、全带宽滤波(吸收毛刺)

在一些芯片的电源管脚,采用LC滤波,有时会在L之后串联一个几欧姆的电阻,电阻起到全频段滤波的作用,还有一个作用就是降低电路的品质因数Q,Q定义为回路发生谐振时,储存能量与一周期内消耗能量之比。Q=(LC)^1/2 / R。

在储能电路中,Q值越大意味着损耗小,虑除其他频带信号的能力越强,希望Q越大越好;

在电源或信号线路中,Q越大,通频带内特性曲线越陡峭,越容易引发振铃,信号越容易失真。希望Q越小越好;

其实在实际应用中,利用电阻进行全带宽滤波的应用非常多。其次串接电阻也可解决针对信号的上升沿下降沿产生的过冲、抖动等,比如音频的I2S信号中,串接33欧姆出现上冲,更换为50欧姆明显上冲小了很多!!

六、RC电路

RC电路的是电阻和电容一起使用的。 直接给出RC电路的全响应计算公式:

七、0欧姆电阻 7.1 0欧姆电阻计算

0欧姆电阻并不是真正的无阻值,一般阻值 r ≤ 50 m Ω r≤50mΩ r≤50mΩ,一般有 20mΩ、30mΩ 和 50mΩ 三个等级,根据下面公式可以算出电流 i i i; p = i 2 ∗ r p = i^2 * r p=i2∗r 以0欧姆 r = 50 m Ω r=50mΩ r=50mΩ,通过计算yageo常见封装0Ω电阻的过电流大小如下,仅供参考;

封装(英制)功率(W)最大工作电流 (A)02011/20104021/161.1206031/101.408051/81.5812061/42.2412101/23.16

在yageo的规格书中,各封装对应的额定电流是:0.5A(0201)、1A(0402/0603)、2A(0805/1206/1210)。

7.2 0欧姆电阻使用场景

做为跳线使用,兼容电路中,其中一个线路不使用时,0欧姆电阻不贴。

在数字和模拟等混合电路中,往往要求两个地分开,并且单点连接。 地是参考0电位,所有电压都是参考地得出来的,地的标准要一致,故各种地应短接在一起。 如果把模拟地和数字地大面积直接相连,会导致互相干扰,不短接又不妥。 我们可以用一个0欧的电阻来连接这两个地,而不是直接连在一起。这样做的好处就是,地线被分成了两个网络,在大面积铺铜等处理时,就会方便得多。

**做保险丝用。**直接串联在想要保护的电路里面就可以了。由于PCB上走线的熔断电流较大,如果发生短路过流等故障时,很难熔断,可能会带来更大的事故。由于0欧电阻电流承受能力比较弱(其实0欧电阻也是有一定的电阻的,只是很小而已),过流时就先将0欧电阻熔断了,从而将电路断开,防止了更大事故的发生。

测试某条线路的电流时,可以去掉0欧姆电阻,接上电流表,方便测耗电流。

不确定参数代替。匹配电路中,参数不确定时,先使用0Ω,测试确认后,再使用具体数值。

在高频信号下,充当电感或电容。(与外部电路特性有关)电感用,主要是解决EMC问题。如地与地,电源和IC Pin间。

分割区上的抗干扰。跨接时用于电流回路,当分割电地平面后,造成信号最短回流路径断裂,此时,信号回路不得不绕道,形成很大的环路面积,电场和磁场的影响就变强了,容易干扰/被干扰。在分割区上跨接0欧电阻,可以提供较短的回流路径,减小干扰。

布线布不过去时,可以使用0Ω电阻,但是一般不建议使用。

• 由 Leung 写于 2021 年 8 月 29 日

• 参考:硬件设计2—什么是电阻?     硬件基础知识(电阻)     硬件基础知识—(5)电阻的用法



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