[SugerTangYL] 时钟管理（分频器、倍频器、锁相环）Verilog

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[SugerTangYL] 时钟管理（分频器、倍频器、锁相环）Verilog

2024-07-15 11:04| 来源: 网络整理| 查看: 265

前言

一、偶分频

二、奇分频

三、倍频器

四、锁相环（PLL）

1. 模拟锁相环

（1）鉴相器

（2）环路滤波器

（3）压控振荡器

2.全数字锁相环

总结

前言

数字电路中，时钟是十分重要的。我们经常需要各种频率的时钟，比如UART串口需要各种比特率等等，因此今天主要讲讲如何使用Verilog生成不同频率的时钟。

一、整数分频

整数分频最直接的方法是采用计数器分频。假设时钟分频系数为N，则计数器 0时输出低电平，并在计数器==N后同步清0，从而实现将时钟进行 (N+1) 分频。

module ns_clkdiv( input wire [19:0] clk_update_N , input wire clkdiv_en , input wire clk_i , output wire clk_out , input wire rst_n ); wire clkdiv_clr; wire clk_update_N_zero; wire clk_out_high; wire clk_out_nxt; wire [19:0] clk_cnt_nxt; reg [19:0] clk_cnt_r; reg clk_out_r; assign clkdiv_clr = (clk_cnt_r == clk_update_N); assign clk_cnt_nxt = clkdiv_clr ? 20'b0 : clk_cnt_r + 20'b1; always@(posedge clk or negedge rst_n) if(!rst_n) clk_cnt_r

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