【开卷】第一期：2022海思提前批数字芯片（做题笔记） |
您所在的位置：网站首页 › 以下关于类模块的说法不正确的是 › 【开卷】第一期：2022海思提前批数字芯片（做题笔记） |
【开卷】第一期：2022海思提前批数字芯片（做题笔记）
|
这里写自定义目录标题
知识点总结（未完待续）1 亚稳态毛刺竞争与冒险3 综合（synthesis）4 two 功能覆盖率与代码覆盖率6 STA7 格雷码1213
单选题（2分）1.关于亚稳态的描述错误的是（）2.一段程序如下，请问在45这个时刻上，A B的值各是多少（）3.下列关于综合的说法哪项是不正确的（）4.当功能覆盖率（Functional Coverage）达到100%，可以说明：（）5.使用相同时钟沿的同步数字电路，以下因素和最高工作频率无关的是：（ ）6.同步电路设计中出现setup time不满足，不可以采用下面哪种措施解决（）7.下列说法正确的是8.Moore状态机和Mealy状态机的差异在（）是否相关。9.计算机执行程序时，在（）的控制下，逐条从内存中取出指令、分析指令、执行指令。10.相互间相位固定且频率相同的时钟就是同步时钟（）11.下面的verilog代码：12.如果该class会被继承，则该class所有定义的function/task都需要加virtual（）13.bit、logic、reg都是4态数据类型14.关于亚稳态，以下说法错误的是（）15.对于相同位数输入的变量比较器，大于和小于的面积是一样的16.以下说法关于低功耗的说法不正确的是：17.在System Verilog中，调用$write可以自动地在输出后进行换行。18.有如下代码19.CPU流水线级数越多，CPU每周期处理的指令数就越多（）。20.下列哪项不属于动态功耗? （）21.数字电路中用“1”和“0”分别表示两种状态，二者无大小之分（）22.芯片的某条时序路径的保持时间不满足，可通过降低工作频率来满足保持时间（）。23.异步处理电路中，两级触发器同步方法可以确保第二级寄存器的输出不出现亚稳态。24.一个十进制数-3，定点位宽为4bit，在Verilog语言中分别用2进制补码表示为25.systemverilog中类默认的成员属性是（）26.格雷码的异步处理可以采用直接打拍的方式，在STA时不需要特殊检查（）27.电路和波形如图，正确输出的波形是（）28.某包处理器的工作时钟为125MHz，在正常工作时，它可以每32个时钟周期处理个64字节的以太包。则该包处理器的处理性能是（） .29.在同步电路设计中，逻辑电路的时序模型如下：30.为什么数字电路系统中只使用二进制?
多选题（4分）1.电路设计中需要关注PPA，分别指（ ）2.下述关于覆盖率收集结果的描述正确的是（ ）3.在设计中，可以被用于进行不同时钟域隔离的memory类型为（ ）4.芯片的工作条件主要是指（）5.以下哪几种因素会影响芯片的静态功耗（ ）6.下面哪些语句是不可综合的（ ）7.在IC设计中，复位设计面临的主要问题包括（ ）8.下面关于always语句的使用描述正确的是（ ）9.125MHz时钟域的多bit信号A[127：0]需要同步到25MHz时钟域，可能使用的同步方式有（ ）10.某个时钟域的建立时间要求是3ns，保持时间要求是3ns，那么如下几个寄存器，存在时序收敛问题的是：
试题来源:
【旧文新发】海思2022提前批数字芯片笔试(带解析).
知识点总结（未完待续）
1 亚稳态
亚稳态一般出现在异步信号和跨时钟域的情况下。 1） 在跨时钟域的情况下，由于两端的时钟相移未知，所以在源寄存器发出的信号可能在任何情况下到目标寄存器，无法确定满足Tsu和Th的要求。 2） 异步信号的输入也是同理，不确定信号在什么时候到达。 多级寄存器无法消除亚稳态，但是能降低概率同步时钟也有可能发送亚稳态，且随着频率变高，亚稳态的概率会随之变大亚稳态是极不稳定的，理论上来讲处在亚稳态的时间可以无限长亚稳态稳定到0或者1，是随机的，与输入没有必然的关系 毛刺组合逻辑中，由于走线延迟和门延迟，组合逻辑的输出并非同时，往往会出现一些不正确的信号。 添加寄存器，引入时序逻辑可以降低毛刺出现的概率。 竞争与冒险 3 综合（synthesis）Synopsys DC（Design Compiler） 综合主要包括三个阶段：转换(translation)、优化 (optimization)与映射(mapping)Translation是指把设计的HDL描述转化为GTECH库元件组成的逻辑电路；Mapping是指将GTECH库元件映射到某一特定的半导体工艺库上，此时的电路网表包含了相关的工艺参数。Optimization是根据设计者设定的时延、面积、线负载模型等综合约束条件对电路网表进一步优化的过程。 4 two 功能覆盖率与代码覆盖率DUT，Design Under Test 通俗的说验证RTL代码 代码覆盖率高、功能覆盖率低，需要加强功能点的覆盖代码覆盖率低、功能覆盖率高，往往是一个危险信号，说明功能覆盖率建模还不完善代码覆盖率高，功能覆盖率高，往往标志验证正处于收敛状态，需要加强各边界点和异常点的测试 6 STA Retiming就是重新调整时序，例如电路中遇到复杂的组合逻辑，延迟过大，电路时序不满足，这个时候采用流水线技术，在组合逻辑中插入寄存器加流水线，进行操作，面积换速度思想。FPGA&ASIC设计之“四大神器” 7 格雷码任意两个相邻的代码只有一位二进制数不同，则称这种编码为格雷码（Gray Code），另外由于最大数与最小数之间也仅一位数不同，即“首尾相连”，因此又称循环码或反射码。 面向对象程序设计（Object Oriented Programming，OOP）三大特性（封装，继承，多态），多态 在SystemVerilog中一般通过 “virtual” 关键字实现。 13logic、reg都是4态数据类型 bit二态 单选题（2分） 1.关于亚稳态的描述错误的是（）A.多用几级寄存器打拍可以消除亚稳态。 B.亚稳态是极不稳定的，理论上来讲处在亚稳态的时间可以无限长。 C.亚稳态稳定到0或者1，是随机的，与输入没有必然的关系。 D.如果数据传输中不满足触发器的建文时间Tsu和保持时间Th，可能产生亚稳态。 A 多级寄存器无法完全消除亚稳态 2.一段程序如下，请问在45这个时刻上，A B的值各是多少（）fork begin A=1； #20 A=0； #30 A=1； #50 A=0; end begin B=1； #20 B=0； #30 B=1； #50 B=0. End join A.0，1 B.0，0 C.1，0 D.1，1 B fork-join的并行性 3.下列关于综合的说法哪项是不正确的（）A.综合（Synthesis）简单地说就是将HDL代码转化为门级网表的过程 B.综合由Translation和Mapping两个步骤组成 C. Mapping把用GTECH库元件构成的电路映射到某一特定厂家的工艺库上 D. Translation是指把HDL语言描述的电路转化为用GTECH库元件组成的逻辑电路的过程 B Translation,Mapping,Optimization 4.当功能覆盖率（Functional Coverage）达到100%，可以说明：（）A.DUT的功能点已经100%覆盖。 B.功能覆盖率（Functional Coverage）对应的DUT响应是正确的。 C.某些令人关注的情况已经得到测试覆盖。 D.验证工作可以结束 C 5.使用相同时钟沿的同步数字电路，以下因素和最高工作频率无关的是：（ ）A.触发器之间最长的组合逻辑 B.触发器的建立/保持时间 C.时钟低电平持续时间 D.逻辑块间互连布线长度 C 静态时序分析基础 6.同步电路设计中出现setup time不满足，不可以采用下面哪种措施解决（）A.增加时钟频率 B.减小信号延迟 C. pipeline D. retiming A 静态时序分析基础 7.下列说法正确的是A.设计异步FIFO时采用格雷码的原因主要是为了省功耗 B.对单比特控制信号打两拍后可以完全避免了亚稳态 C.异步处理需要考虑发送和接收时钟之间的频率关系 D.尽量将异步逻辑和同步逻辑剥离开，分别在不同的模块中实现 C 快时钟域到慢，慢到快，时钟呈倍数关系等 （D）答案存疑 8.Moore状态机和Mealy状态机的差异在（）是否相关。A.状态和输入信号 B.输出信号和状态 C.输出信号和输入信号 D.状态和输出信号 C Moore型的输出只与当前状态有关，而Mealy型的输出还与输入相关 9.计算机执行程序时，在（）的控制下，逐条从内存中取出指令、分析指令、执行指令。A.控制器 B.运算器 C.存储器 D.I/o设备 A 10.相互间相位固定且频率相同的时钟就是同步时钟（）A.正确 B.错误 A 11.下面的verilog代码：timescale 1ns/100ps initial clk=1’b0 always #100clk=10 B.m |
【本文地址】
今日新闻 |
推荐新闻 |