Quartus ii 软件仿真基本流程(使用VHDL) |
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这是VHDL系列教程的第一个教程。所谓教程,其实也就是记录我本人在学习过程中遇到的问题和学习内容的笔记,分享在这里供其他初学者参考,如果博客中出现任何错误或不严谨的地方,您可以在下方评论区指出来,您的反馈是对我最大的帮助,万分感谢。 这篇博客主要介绍使用Quartus ii软件进行仿真的步骤,由于是第一篇所以过程详细但有些冗余(问题不大),之后的教程应该专注于VHDL语言本身以及Quartus ii的一些使用技巧。 本教程将用VHDL实现D触发器来走一遍Quartus ii仿真的流程。 首先,打开Quartus ii仿真软件,新建一个工程。 点击Next; 这三个名称都应该相同; 与上一步的文件名也相同; 这里需要选择要编译对应的硬件设备。但是如果不用FPGA硬件仿真可以直接默认,对方真影响不是很大,但如果学校有FPGA板子则尽量选择板子对应的型号; 工程新建完成之后,再创建一个VHDL文件; 如果刚刚新建的VHDL没有保存,可以再File里选择另存为; VHDL文件名和工程名相同; 在刚刚新建的VHDL文件中写入D触发器的实现代码(这里不做代码的讲解),然后点击小三角选择编译; -- D trigger achievement library ieee; use ieee.std_logic_1164.all; ENTITY Dtrigger IS PORT( D, clk : IN STD_LOGIC; Q : OUT STD_LOGIC ); END ENTITY Dtrigger; ARCHITECTURE one of Dtrigger is SIGNAL sig_save : STD_LOGIC; BEGIN PROCESS(clk) BEGIN if clk'event and clk='1' then -- == rising_edge(clk) then sig_save |
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