VHDL同步复位(清零)与异步复位（清零）的简易区分 |
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同步：必须要等待时钟信号的有效沿（上升或下降）时，再判断复位（清零）信号是否有效，两个必须保持同步才能保证复位（清零）。 异步：不管时钟信号状态如何，只要复位（清零）信号为有效，立即复位（清零）。 在同步时PROCESS敏感列表中只需要有时钟信号即可，然而在异步时则需要加上复位信号。 详情可以见VHDL代码。 下面以一个简单的计数器 为例实现同步和异步的功能： 输入端：时钟信号（CLK）,复位端； 输出端：输出信号； 异步code： LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; USE ieee.numeric_std.ALL; ENTITY counter_test IS PORT( clk : IN std_logic; Reset : IN std_logic; Q : OUT std_logic_vector(3 downto 0) ); END counter_test; ARCHITECTURE TB OF counter_test IS signal Q1 :std_logic_vector(3 downto 0); BEGIN process(clk,reset) begin if reset='1' then Q1'0');--复位为高电平有效 elsif clk'event and clk='1' then Q1 |
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