老石若干年前在伦敦做的博士课题涉及了不少FPGA上的算术运算单元的性能分析和优化。对于题主的问题，简单的回答是：大部分情况直接写*即可。

下面是完整的回答。

老石比较喜欢抠字眼，题主问的是延迟，而非频率或时钟周期，这很赞。我们在接触硬件电路设计时，通常将这几个概念混为一谈。这并非本题重点，但需要注意的是延迟和周期并不能简单的划等号，老石接下来会提到。

下面是真正完整的回答。

我们首先需要明确乘法器在FPGA中的实现方式，这一般有两种：

这两种实现方式在调用乘法器IP时可以指定，或者在综合工具里设置。下面说一下这两种乘法器的优缺点比较。

前者是固化在FPGA片上DSP里的硬件模块，优点是速度很高，相比逻辑延时和布线延时等可以忽略不计，且调用时不会占用额外的可编程逻辑资源（LUT等）。缺点是乘法器的位宽固定，例如18x18，这样如果你需要一个19位的乘法器，就需要调用两个DSP资源，外加额外的DSP间的布线延时。

后者也是FPGA厂商提供的经过高度优化的IP核，往往用于位宽比较小的情况，如不超过十位的乘法器。它的主要实现方式是利用了FPGA内部的快速进位链电路。快速进位链是FPGA中固化的电路结构，本质上实现的是行波进位加法器的进位链逻辑，如下图所示：

由于进位链是FPGA固化的电路结构，因此传输延时极小，可以忽略不计。

在下图中，老石用组合逻辑实例化了了一个9位乘法器，目标器件是Xilinx的Virtex-6，关键路径延时为4.85ns，不加流水线的话对应最大频率206MHz。

可以看到结构非常规整，大量使用了片上的快速进位链电路，因此占用的Slice数量非常少。

同样的，17位乘法器的关键路径如下图所示，同样非常规整。关键路径延时为6.09ns，不加流水线的话相当于164MHz。

回到题主的问题，如果直接使用，比如assign c=a*b，综合工具会根据a和b的位宽自动决定使用哪种乘法器的实现形式。同时也会兼顾在开发环境中指定的其他考虑因素，如面积优先、时序优先等。

也可以使用更小粒度的配置，即调用IP配置库，选择乘法器，在里面可以指定希望使用何种实现方式。如果是纯组合逻辑实现，还可以选择是否加入流水线以提高工作频率。

再回到题主的另一个问题

这取决于题主的主要目的：

希望老石的回答对各位有帮助。附上老石做的乘法器结构，仅供参考，发表在2014年的DAC会议上：

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