【连载】 FPGA Verilog HDL 系列实例 |
您所在的位置：网站首页 › verilog加法计数器 › 【连载】 FPGA Verilog HDL 系列实例 |
【连载】 FPGA Verilog HDL 系列实例
|
【连载】 FPGA Verilog HDL 系列实例 Verilog HDL 之 十进制加减法计数器 一、原理 上面的一个实验我们介绍了二进制计数器, 这个实验我们介绍非二进制计数器。在非二进制计数器中我们最常用的就是十进制计数器。下面设计一个8421码十进制计数器为例该计数器可以通过一个控制信号决定计数器时加计数还是减计数，另外，该寄存器还有一个清零输入，低电平有效。还有一个load装载数据的信号输入，用于预置数据；还有一个C的输出，用于计数器的级联。其功能表如表1.1所示。
二、实现 在设计文件中输入Verilog代码 1 /****************************** 分频模块 *************************************/ 2 3 `timescale 1 ns / 1 ps 4 module qu_dou ( clk ,rst , a ,b ); 5 6 input clk ; 7 wire clk ; 8 input rst ; 9 input a ;10 wire a ;11 12 output b ;13 reg b ;14 15 reg [31:0] cnt ;16 reg clkout ;17 always @ ( posedge clk or negedge rst )18 begin 19 if ( rst == 1'b0 )20 cnt |
【本文地址】
今日新闻 |
推荐新闻 |