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位流水线加法器的设计

2016311030103 

吴昊

1.

实验目的

用

verilog

实现

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位流水线加法器

2.

实验原理

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位加法器是将

3

个

4

位加法器串行连接而形成的。

如果每个

4

位加法器都有

100ns

的吞吐延迟，那么该结构的最大延迟时间将是

300ns

。在同步电路中，这种结构是为了使所有的操作都在同一时钟

周期内进行。

本文采用另一种流水线结构可以通过把该处理过程分配

到多个时钟周期上，

以更高的吞吐速率进行操作。

速度和物理资源的

折中保证了这种方法是可行的。

这种流水线结构包含一个数据输入寄存器

IR

，输出寄存器

OR

和之间的传播寄存器

PR1

和

PR2.

这种结构对数据进行序列化，因此

在一个给定的时钟周期内，进位只能在

1/3

个数据路径中传播。输入

数据通路接口以同步方式给运算单元提供完整的输入字，

但是此时仅

仅形成了低

4

位数据字节的和。然后将那个“和”与其左面的数据一

起存入

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位内部寄存器

PR1

中。在下一个时钟周期内，形成中

4

位

数据字节的和，

并且将其与低

4

位字节和，

这一周期的进位一起存入

PR2

中。在第三个时钟周期内，形成高

4

位数据字节的和，并将低、

中

4

位数据字节的和输出进位一并存入

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位输出寄存器

OR

。

利用这

种内部寄存器，

该流水线单元可以近似工作在原价发起频率的三倍平

频率上。在最初的延迟周期后，每隔

100ns

就会在单元的输出端出现