除了分立元件逻辑门（二极管和晶体管），对于集成电路逻辑门大致可以分为两类：

绝缘栅场效应管CMOS集成逻辑门、双极型晶体管TTL集成逻辑门

CMOS与TTL比较： ①TTL是双极型电流控制器件，CMOS为单极性电压控制器件

②供电电压不一样，TTL常用5V供电，CMOS：5V、3.3V、2.4V、1.8V

③TTL抗干扰能力弱，噪声容限小，主要是因为CMOS逻辑电平范围宽，高电平阈值区间与低电平区间的距离大，抗干扰能力强；但CMOS器件输入阻抗大，容易捕捉干扰，噪声大。但CMOS输出阻抗低，在KΩ范围内；CMOS器件不用的输入引脚必须接地或者固定电平，（即注意静电防护）而TTL器件引脚悬空默认高电平。

④TTL功耗大，CMOS功耗低，静态功耗几乎没有，电平切换才有大电流。

⑤TTL器件工作速度快，传输延时5~10ns；cmos传输延时25~50ns。

1、噪声容限：在工作过程中，输入端允许加入的干扰噪声大小

低电平噪声容限：正脉冲有影响

高电平噪声容限：负脉冲有影响

噪声容限越大，抗干扰能力越强

2、输入端负载特性

在电路的实际使用过程中，通常会在输入端和地之间加一个输入电阻，输入负载特性就是输入电压与输入电阻之间的关系

【注】CMOS输入端没有电流，输入电阻大小无所谓，无论多大电阻都不会改变输入本来的状态

3、平均传输延迟时间

由于晶体管的导通和截至都需要一定的时间，因此当集成逻辑门电路的输入信号发生变化时，输出信号的变化并不是立刻的，中间存在一定的延迟时间

平均传输延迟时间用tpd表示，是衡量门电路工作速度的重要指标，tpd越小，逻辑门电路的工作速度就越快

4、集成逻辑门器件的功耗

集成逻辑门器件的功耗是指在正常工作所消耗的功率，用PD表示

CMOS集成逻辑门的功耗相较于TTL逻辑门的功耗要低

扇入系数Ni :一个逻辑门电路所能允许的输入端数目的个数

扇入系数No:一个逻辑门电路所能驱动同类门电路的最大个数，扇出系数越大，表示门电路带负载能力越强

   扇入与扇出系数反映了门电路的输入端数目和输出驱动能力的指标。

   扇入越大越好，扇出越大越坏。在设计中，尽量减小扇出。对于一定扇出数的电路，电路的工作频率随之确定，一般工作频率越高，扇出数越小。

扇出系数（Fan-out）

    扇出系数表达的是驱动能力，即带电路负载的能力，同时也指的是对于一个门电路来讲，它能带自己同样类型的门有多少个。

当输出达到IOH时是能带载的最大能力，由此计算扇出系数

当输出电流大于IOH，输出的高电平得不到保证

输出0时，带的负载门电流是往里流【灌电流】会抬高输出电压

输出1时，带的负载门电流是往外流【拉电流】会拉低输出电压

逻辑门输出高电平时的扇出系数NOH为：

逻辑门输出低电平时的扇出系数NOL为：

例：已知某门电路的电流参数为IOL(max) = 8mA，IIL(max) = 0.1mA，I OH(MAX) = 0.4mA，IiH(max) =20uA，求可以带多少个同类门电路的输出

【注】在实际应用过程中如果高电平扇出系数和低电平系数不同，应采用较小的那个

NO=(NOL，NOH)min

例如TTL反相器，能够带TTL反相器个数数多少？

    扇出系数取决于什么？由于TTL电路不管是高低电平电路，输入都是要取电流的。而TTL电路的输出存在着特性：无论输出高电平还是低电平，都会随着电流的增加电压往不理想方向变化？因此就存在这么一个问题——带多少负载还处在理想范围？

    由于每个输入都取电流，现在要做的事情：虽然输入取了电流，但带完负载后输出仍然能够满足噪声容限极限电平值，即

    因此我们可以根据下图所示输出高低电平特性曲线，得到对应的电流是多少？

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然后根据下图所示的输入电压电流曲线来找到每个门输入高低电平对应的电流分别是所少

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最后高低电平分别进行：门输出电流/门输入电流，从这两个值中选择最小的一个就是扇出系数。

    理想的的CMOS电路的驱动能力无限，因为CMOS电路不取电流，电压传递有这个效应建立起来就可以。一般来说CMOS门电路带负载能力比TTL门电路更强一点，故扇出系数远比TTL电路高，因为正常电压传输不需要电流。

    TTL电路，其扇出系数一般为（8~10），CMOS门电路的扇出系数一般为（20~25）。

    由于CMOS集成电路的输入阻抗极高，因此电路的输出能力受输入电容的限制，但是，当CMOS集成电路用来驱动同类型，在低频（< 1MHz）的工作条件下，如不考虑速度，CMOS电路的扇出数可以达到50以上的输入端。

若门的驱动能力不够时怎么处理？ 每个门的输出引入两个反相器，然后它的输出可以变成新的门扇出系数。 从而原始门的扇出系数等于新的所有输出扇出系数之和，如下图所示：

​

为什么现在大部分数字芯片使用CMOS工艺而不是TTL工艺？

主要是因为TTL器件的逻辑单元三极管是电流驱动型器件，稳定时损耗高，发热量大，无法做集成度比较高的芯片。但是TTL电路的延迟比CMOS电路的小。

TTL电路是电流控制器件，而CMOS电路是电压控制器件

单端逻辑电平：电压驱动

CMOS、LVCMOS、RS232、RS485

单端逻辑电平：电流驱动

TTL、LVTTL

差分逻辑电平（高速）：电流驱动

ECL、PECL/LVPECL、LVDS、CML、HCSL/LPHCSL、TMDS

差分逻辑电平（高速）：电压驱动

VML

    在传输线理论分析的时候，总是分析一个电压波形的传递，并未考虑电流能力（驱动电流的大小），而事实上，对于高速信号来说，为了要快速响应，或者长距离传输，都是采用电流驱动的。   

    LVDS/LVPECL/CML等电平，在输入端都有匹配电阻（50/100欧姆），这些电阻对于输入门来说承担的是把电流转换成电压的任务。因为对于一个输入逻辑门来说，它对电流的需求并不大，它需要的是足够的电压幅度。既然芯片需要的是电压幅度，为何输出端不直接把电压传递过来呢。那是因为电压传递速度比较慢，并且容易受到干扰。而电流驱动反应速度快，抗干扰能力强。

    电流驱动型链路，在接收端都有一个电流转成电压的电路（这个电路同时也承担着匹配的任务）。大家可以理解一下CMOS电路，如果驱动能力比较弱的话，信号的上升沿和下降沿就会很缓，能传的频率就会很低。

例如 LVDS差分电路是电流控制型器件，但采用CMOS工艺，在接收端转换成350mv电压。

      由扇出的定义式我们可以看出扇出系数同灌电流和拉电流密切相关。

       当逻辑门输出端是低电平时，灌入逻辑门的电流称为灌电流（sink current），一般是要吸收负载的电流。灌电流越大，输出端的低电平就越高。由三极管输出特性曲线也可以看出，灌电流越大，饱和压降越大，低电平越大。逻辑门的低电平是有一定限制的，它有一个最大值UOLmax。在逻辑门工作时，不允许超过这个数值。        当逻辑门输出端是高电平时，逻辑门输出端的电流是从逻辑门中流出，这个电流称为拉电流（sourcing current），一般是对负载提供电流。拉电流越大，输出端的高电平就越低。这是因为输出级三极管是有内阻的，内阻上的电压降会使输出电压下降。拉电流越大，高电平越低。逻辑门的高电平是有一定限制的，它有一个最小值UOHmin。        由于高电平输入电流很小，在微安级，一般可以不必考虑，低电平电流较大，在毫安级。所以，往往低电平的灌电流不超标就不会有问题，用扇出系数来说明逻辑门来同类门的能力。

    所以，拉电流与灌电流反映了输出驱动能力。（芯片的拉、灌电流参数值越大，意味着该芯片可以接更多的负载，因为，例如灌电流是负载给的，负载越多，被灌入的电流越大）。 

      对一个端口而言，如果电流方向是内部电流通过芯片引脚从芯片内流出的则是“灌电流”，比如一个IO通过一个电阻和一个LED连接至VCC，当该IO输出为逻辑0时能不能点亮LED，去查该器件手册中sink current参数。         对一个端口而言，如果电流方向外部电流通过芯片引脚向芯片内流入的则是“拉电流”，比如一个IO通过一个电阻和一个LED连至GND，当该IO输出为逻辑1时能不能点亮LED，去查该器件手册中sourcing current参数。

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    比较两者输入输出电平，很明显TTL不能直接驱动CMOS器件，而后者可直接驱动前者；所以TTL驱动CMOS需要在外围加上拉电阻，而且TTL的VCC接了电阻，高电平驱动能力很小。

    当CMOS器件IO做输出，TTL器件IO做输入时，TTL输入高电平最小为2V，输入低电平虽大为0.8V，显然CMOS器件的输出电平可以满足TTL器件的输入高低电平的范围。

    CMOS器件的高电平和低电平驱动能力相近，一般都可以到5mA左右，

    但是TTL器件IO的高电平驱动能力要远小于低电平驱动能力，一般高电平驱动能力只有0.几mA的样子，但是低电平驱动能力可以到5mA左右。这是因为TTL器件IO口上面的三极管都是加了电阻的，这个电阻值在几百欧的样子，这就限制了其高电平的驱动能力。

    由于CMOS器件输入阻抗高，悬空的话会很容易受到干扰，所以一般CMOS器件不用的输入引脚在数据手册上都是要求上拉或者下拉。

    反相器，顾名思义，在逻辑上起到的是取反作用，在数电中学习了许多反相器，其中最重要的两个是CMOS反相器和TTL反相器。

【注意】TTL电路输入用的是多发射极的三极管，多发射级三极管输入端是与的关系。

反相器驱动能力参数 ---- 动态特性

1、Transition Time（转换时间）：

上升时间和下降时间统称为Transition Time，也有定义为20%到80%。

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2、Propagation Delay（传播延时）：

在输入信号变化到 50%Vdd到输出信号变化到50%Vdd之间的时间。

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    在CMOS集成电路中，反相器由两个互补的晶体管NMOS+PMOS组成，同时利用两级反相器即可构成缓冲器，又称为（buffer）门即buffer。

缓冲器可用如下符号表示。

除了输入端的小圆圈，这个符号与反向器是很相似的。很明显，缓冲器 “没有什么作用”，它的输入与输出是相同的。

缓冲器的输入与输出

缓冲器可以用于延迟信号，这是因为继电器需要一点时间才会被触发。 

其中缓冲器与非门几乎是兄弟，因为其外形实在太相似了，下面来看一下反相器（非门）的符号：

缓冲器其逻辑关系为：

当输入为0时，输出也为0

当输入为1时，输出以为1

那么这个门电路没有任何逻辑运算，他与非门也只差一个小圈圈，其作用是什么？

缓存的功能为：用来放大或增强电压或讯号电流，来达到功率增加其驱动能力。

什么意思？上图：

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如图所示，这是一个四输出的逻辑门，而其负载有5个门电路，显然会发生驱动力不足，那么可以在输出端前串联一个缓冲器，如图所示：

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    这样可以将四输出逻辑门的驱动能力增强。这就是缓冲器的作用，当然这是最简单的缓存器，也可以用三态逻辑门，来制作缓冲器。

    buffer一般是几级器件尺寸逐步增大的反相器或类似结构的电路。buffer实际就是两个串联的反相器，常用于时钟路径中，用于增加时钟驱动能力，使得时钟clock具有良好的上升沿和下降沿。时钟buffer本身是输入负载较小，输出驱动能力较强。因此前级电路驱动buffer容易，而buffer驱动后级电路也比较容易。

Buffer有同相、反相、三态输出、时钟缓冲器、总线输出缓冲器、驱动器等，不同Buffer的作用：

两个重要作用：

1.提高驱动能力buffer是一种宽高比很大的mos管，宽高比大意味着电流大，驱动能力高。 在扇出很大的wire中插入buffer可以提高带负载能力，常见于时钟树中。2.确保信号时序正确 当一条wire很长时，延迟很大（delay正比于长度的平方，设长度为1，delay为1），这时在中间插入buffer，wire delay变为1/4+1/4=1/2，只要buffer delay小于1/2，则buffer的插入可以缩短wire delay​​​。 当一条wire的延迟不大时，如果有hold violation（表现为数据到达过快，需要滞后到达），则插入buffer，利用buffer delay可以修正这个hold violation。

增强驱动能力/减少连线负载/降低delay都是如何体现的？    

    当数据连线很长时，连线负载电容很大，导致存在很大的延时。此时插入buffer将连线分割成几个连线，每个buffer驱动的负载较小，因此能够有效减少延时，虽然buffer本身也具有延时，但是插buffer减少的连线延时明显大于buffer自身延时就可以采用插buffer的方式。     通过插buffer的方式减少了电路的负载电容，负载电容减少后，同样电压的情况下，对电容充电速度快（上升沿陡峭），同样电容小时存储的电容小，放电所需的时间短（下降沿陡峭）。一句话来说就是: 插buffer的方式减少了电路的负载电容，从而增大了电路驱动能力。

如下图所示：

驱动能力强：摆幅大，上升快 驱动能力弱：摆幅小，上升慢

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     时钟驱动16个reg时，负载很大，时钟上升很慢，并且时钟摆幅小，此时插入4个buffer。加buffer之前你的时钟直接驱动寄存器或者很多个寄存器。加buffer以后你的时钟只驱动buffer，而你的buffer会去驱动寄存器。时钟buffer本身是输入负载较小，输出驱动能力较强的。而且通常会做成一个时钟buffer网络来驱动设计里面全部的寄存器，并保证整个时钟网络上的信号有很好的transition，以及平衡从时钟源到所有寄存器的insertion delay.寄存器的CK端接在时钟上面， 在时钟上加入buffer是在做时钟树的时候让时钟到每一个寄存器的CK端的SKEW尽可能的小，还有增加驱动的功能。

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    工作原理：通过插buffer的方式减少了电路的负载电容，负载电容减少后，同样电压的情况下，对电容充电速度快（上升沿陡峭），同样电容小时存储的电容小，放电所需的时间短（下降沿陡峭）。一句话来说就是: 插buffer的方式减少了电路的负载电容，从而增大了电路驱动能力。

不插buffer会导致驱动能力不够，通常是两种情况 第一种是输出电流不够，导致信号状态异常，这常常发生在后级电路对输入电流有要求的时候，另一种则是输出电流不够，导致信号上升下降沿太差，这常常发生在后级电路的输入电容较大的情况。