VHDL的数据类型 |
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1、预定义的数据类型 std库的standard包集:定义了位(BIT)、布尔(Boolean)、整数(integer)和实数(real)数据类型。 ieee库的std_logic_1164包集:定义了std_logic和std_ulogic数据类型。 ieee库的std_logic_arith包集:定义了signed和unsigned数据类型。还定义了conv_integer(p),conv_unsigned(p,b)和conv_signed(p,b) 和conv_std_logic_vector(p,b)等数据类型转换函数。 ieee库的std_logic_signed和std_logic_unsigned包集:包含一些函数,这些函数可以使std_logic_vecture类型的数据进行 像signed和unsigned类型数据一样的运算。 位(bit)和位矢量(bit_vector):位值用'0'或'1'表示。 例: signal x:bit; 将x声明为一个位宽为1的bit类型的信号。 signal y:bit_vector(3 downto 0); 将y声明为一个位宽为4的位矢量,其中最左边的一位是最高位(MSB:most significant bit)。 signal w:bit_vector(0 downto 7); --将w声明为一个位宽为8的位矢量,它的最右边的一位是MSB。 在定义了上述信号以后,可以采用下面的方式对信号赋值(必须使用" |
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