二位十进制计数显示译码电路

一、实训目的

1.

巩固编译、仿真

VHDL

文件的方法。

2.

掌握

VHDL

程序并行语句的综合应用。

二、实训器材

计算机与

Quartus 

Ⅱ工具软件。

三、实训指导

（一）实训原理

1.

纯

VHDL

描述设计

下面是一种

2

位十进制计数显示译码电路的

VHDL

描述，其中

2

位十进制计数是异步电路，编辑输入下面代码，并通过编译与仿真。

VHDL

代码如下：

cnt10.vhd

文件

VHDL

文件代码如下：

LIBRARY ieee; 

USE ieee.std_logic_1164.ALL; 

USE ieee.std_logic_unsigned.ALL; 

ENTITY cnt10 IS 

     PORT(Clrn,Clk: IN STD_LOGIC; 

           q      : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); 

           Co     : OUT STD_LOGIC); 

END cnt10; 

ARCHITECTURE a OF cnt10 IS 

    SIGNAL tmp:STD_LOGIC_VECTOR(3 DOWNTO 0); 

BEGIN 

   PROCESS(Clk,Clrn,tmp) 

   BEGIN 

      IF Clrn='0' THEN tmp