DDR4 SDRAM（Double-Data-Rate Fourth Generation Synchronous Dynamic Random Access Memory，简称为DDR4 SDRAM），是一种高带宽的计算机存储器规格。它属于SDRAM家族的存储器产品，提供了相较于DDR3 SDRAM更高的运行性能与更低的电压，是现时最新的存储器规格。起始数据传送率由2133MT/s起跳，上限暂定为4266MT/s。

DDR的信号主要分为以下几类：

DDR的电源又可分为三类：

DDR时钟CK_N/P为差分走线，一般使用终端并联100欧姆的匹配方式，差分走线差分对控制阻抗为差分100欧姆，单端50欧姆。DDR4的工作时钟依赖于DDR controller的input，一般也即CPU或者交换芯片。

DQS（data strobe)信号相当于数据信号的参考时钟，它在走线时需要保持和CLK信号保持等长，每8bit数据信号对应一组DQS信号。DQS信号在走线时需要与同组的DQS信号保持等长，控制单端50欧姆的阻抗。

根据Xilinx的UG583，DQS需要做到和DQ的严格等长，但与clock信号有较大的弹性，直接看图：

这种要求在原理上其实也是统一的，也即传输的信号要与时钟时间上同步，通过PCB上等长来尽量保证同步，因此DQS作为DQ的类似于clock的信号，需要做到严格等长，但clock与DQS之间并没有强绑定关系，所以相对长度就可以宽松一些。但因为clock与DQ信号有直接关系，所以它们之间又有相对严格的要求。

数据

地址和控制信号没有DQ的速度快，以时钟的上升沿采样，所以需要与时钟走线保持等长。使用多片DDR的情况下，地址和控制信号为一驱多的关系，需要注意匹配方式。地址

控制

在PCB上，DDR4 Layout分为所有内存颗粒在单面的 Fly-By 拓扑和双面的 Clamshell 拓扑。Fly-By 拓扑更易于信号走线，信号完整性更好，但占用单板空间较大；Clamshell 拓扑更节约空间，但对走线要求更高，适用于对空间要求严格的应用场合。

对于 Clamshell 拓扑的走线，由于内存颗粒PIN分布对称的特性，地址线在换层时造成地孔不足、桩线过长等信号完整性问题，为此 JEDEC 规范定义 Address Mirroring 功能，允许调换DRAM特定地址管脚的功能。下表列出的是DDR4 SDRAM中可以调换的地址引脚。