本文转自：芯思想ChipInsights

从半导体发展趋势和微电子产品系统层面来看，先进封测环节将扮演越来越重要的角色。如何把环环相扣的芯片技术链系统整合到一起，才是未来发展的重心。有了先进封装技术，与芯片设计和制造紧密配合，半导体世界将会开创一片新天地。现在需要让跑龙套三十年的封装技术走到舞台中央。

日前，厦门大学特聘教授、云天半导体创始人于大全博士在直播节目中指出，随着摩尔定律发展趋缓，通过先进封装技术来满足系统微型化、多功能化成为集成电路产业发展的新的引擎。在人工智能、自动驾驶、5G网络、物联网等新兴产业的加持下，使得三维（3D）集成先进封装的需求越来越强烈，发展迅猛。

封装技术伴随集成电路发明应运而生，主要功能是完成电源分配、信号分配、散热和保护。伴随着芯片技术的发展，封装技术不断革新。封装互连密度不断提高，封装厚度不断减小，三维封装、系统封装手段不断演进。随着集成电路应用多元化，智能手机、物联网、汽车电子、高性能计算、5G、人工智能等新兴领域对先进封装提出更高要求，封装技术发展迅速，创新技术不断出现。

于大全博士在分享中也指出，之前由于集成电路技术按照摩尔定律飞速发展，封装技术跟随发展。高性能芯片需要高性能封装技术。进入2010年后，中道封装技术出现，例如晶圆级封装（WLP，Wafer Level Package）、硅通孔技术（TSV，Through Silicon Via）、2.5D Interposer、3DIC、Fan-Out 等技术的产业化，极大地提升了先进封装技术水平。

当前，随着摩尔定律趋缓，封装技术重要性凸显，成为电子产品小型化、多功能化、降低功耗，提高带宽的重要手段。先进封装向着系统集成、高速、高频、三维方向发展。

图1展示了当前主流的先进封装技术平台，包括Flip-Chip、WLCSP、Fan-Out、Embedded IC、3D WLCSP、3D IC、2.5D interposer等7个重要技术。其中绝大部分和晶圆级封装技术相关。支撑这些平台技术的主要工艺包括微凸点、再布线、植球、C2W、W2W、拆键合、TSV工艺等。先进封装技术本身不断创新发展，以应对更加复杂的三维集成需求。当前，高密度TSV技术/Fan-Out扇出技术由于其灵活、高密度、适于系统集成，而成为目前先进封装的核心技术。 

图1:先进封装技术平台与工艺

封装技术的发展得益于互连技术的演进和加工精度的显著提高。目前三种主要用于集成电路（IC）芯片封装的互连技术分别为：引线键合技术（Wire Bond，WB）、倒装芯片技术（Flip Chip，FC）和硅通孔技术（Through Silicon Via，TSV）。由于现代微电子晶圆级加工能力的大幅度提升，晶圆级封装的布线能力亿达到微米量级。从线宽互连能力上看，过去50年，封装技术从1000µm提高到1µm，甚至亚微米，提高了1000倍。微凸点互连节距也从几百微米，发展到当前3D IC 的40微米节距，很快将发展到无凸点5微米以下节距。

图2:主要封装技术发展

1.1 2.5D

为解决有机基板布线密度不足的问题，带有TSV垂直互连通孔和高密度金属布线的硅基板应运而生。连接硅晶圆两面并与硅基体和其他通孔绝缘的电互连结构，采用TSV集成，可以提高系统集成密度，方便实现系统级的异质集成。

带有TSV的硅基无源平台被称作TSV转接板（Interposer），应用TSV转接板的封装结构称为2.5D Interposer。在2.5D Interposer封装中，若干个芯片并排排列在Interposer上，通过Interposer上的TSV结构、再分布层（Redistribution Layer，RDL）、微凸点（Bump）等，实现芯片与芯片、芯片与封装基板间更高密度的互连。其特征是正面有多层细节距再布线层，细节距微凸点，主流TSV深宽比达到10:1，厚度约为100µm。

台积电2008年底成立集成互连与封装技术整合部门，2009年开始战略布局三维集成电路（3D IC）系统整合平台。2010年开始2.5D Interposer的研发，2011年推出2.5D Interposer技术CoWoS（Chip on Wafer on Substrate）。第一代CoWoS采用65纳米工艺，线宽可以达到0.25µm，实现4层布线，为FPGA、GPU等高性能产品的集成提供解决方案。赛灵思（Xilinx）型号为“Virtex-7 2000T FPGA”的产品是最具代表性的CoWoS产品之一。

图3:赛灵思Virtex-7 2000T FPGA结构示意图

如图3所示，基于2.5D转接板技术的Virtex-7 2000T FPGA产品将四个不同的28nm工艺的FPGA芯片，实现了在无源硅中介层上并排互联，同时结合微凸点工艺以及TSV技术，构建了比其他同类型组件容量多出两倍且相当于容量达2000万门ASIC的可编程逻辑器件，实现了单颗28nm FPGA逻辑容量，超越了摩尔定律限制。赛灵思借助台积电（TSMC）的2.5D-TSV转接板技术平台在2011年实现小批量供货。

注：芯思想研究院指出，真正引爆CoWoS的产品是人工智能（AI）芯片。2016年，英伟达（Nvidia）推出首款采用CoWoS封装的绘图芯片GP100，为全球AI热潮拉开序幕；2017年Google在AlphaGo中使用的TPU 2.0也采用CoWoS封装；2017年英特尔（Intel）的Nervana也不例外的交由台积电代工，采用CoWoS封装。因成本高昂而坐冷板凳多年CoWoS封测产能在2017年首度扩充。

1.2 3D IC-HBM

高密度TSV的第二个重要应用产品是高带宽存储器（HBM）。TSV技术在解决存储器容量和带宽方面具有决定性作用，通过高密度TSV技术垂直互连方式，将多个DDR芯片堆叠在一起后和GPU封装在一起，形成大容量，高位宽的DDR组合阵列提升存储器容量和性能。

2013年10月HBM成为了JEDEC通过的工业标准，首个使用HBM的设备是AMD Radeon Fury系列显示核心。

2016年1月第二代HBM（HBM2）成为工业标准。2016年英伟达发布的新款旗舰型Tesla运算加速卡Tesla P100、超微半导体（AMD）的Radeon RX Vega系列、英特尔的Knight Landing就采用了HBM2。

例如，AMD Radeon Vega GPU中使用的HBM2，由8个8Gb 芯片和一个逻辑芯片通过TSV和微凸点垂直互连， 每个芯片内包含5000个TSV，在一个HBM2中，超过40000个TSV通孔。

HBM堆叠没有以物理方式与CPU或GPU集成，而是通过细节距高密度TSV转接板互连，HBM具备的特性几乎和芯片集成的RAM一样，因此，具有更高速，更高带宽。适用于高存储器带宽需求的应用场合。

于大全博士评价：HBM与CPU/GPU通过2.5D TSV转接板技术的完美结合，从芯片设计、制造、系统封装呈现了迄今为止人类先进的电子产品系统。而我国在这个尖端领域全面落后，亟需协同创新。

于大全博士在报告分享中指出，当前，TSV开孔在约10μm，深宽比在约10：1，微凸点互连节距在40-50μm。在有源芯片中，由于TSV本身占据面积较大，且有应力影响区，因此，亟待进一步小型化，降低成本。从技术发展来看，TSV开口向着5μm以下，深宽比10以上方向发展，微凸点互连向着10μm节距、无凸点方向发展。

图4:高性能3D TSV产品路线图

图4总结了近几年高性能3D TSV产品路线图，可以看到越来越多的CPU、GPU、存储器开始应用TSV技术。一方面是TSV技术不断成熟，另一方面，和高性能计算、人工智能的巨大需求牵引分不开。

1.3.1 台积电SoIC

根据2018年4月台积电在美国加州 Santa Clara的24 届年度技术研讨会上的说明，SoIC是一种创新的多芯片堆叠技术，是一种将带有TSV的芯片通过无凸点混合键合实现三维堆叠。

SoIC技术的出现表明未来的芯片能在接近相同的体积里，增加双倍以上的性能。这意味着SoIC技术可望进一步突破单一芯片运行效能，更可以持续维持摩尔定律。

据悉SoIC根植于台积电的CoWoS与多晶圆堆叠（WoW，Wafer-on-Wafer）封装，SoIC特别倚重于CoW（Chip-on-wafer）设计，如此一来，对于芯片业者来说，采用的IP都已经认证过一轮，生产上可以更成熟，良率也可以提升，也可以导入存储器芯片应用。

更重要的是，SoIC能对10纳米或以下的制程进行晶圆级的键合技术，这将有助于台积电强化先进工艺制程的竞争力。

在2018年10月的第三季法说会上，台积电给出了明确量产的时间，2021年SoIC技术就将进行量产。

1.3.2 英特尔3D封装技术Foveros

英特尔在2014年就首度发表高密度2.5D芯片封装技术EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多核心互联桥接），表示该技术是2.5D封装的低成本替代方案；在2018年的HotChip大会上，发布了采用高密度2D芯片封装技术EMIB封装的芯片；EMIB能够把采用不同节点工艺（10nm、14nm及22nm）和不同材质（硅、砷化镓）、不同功能（CPU、GPU、FPGA、RF）的芯片封装在一起做成单一处理器。英特尔表示，EMIB技术首先与典型的2.5D封装采用硅中介层不同，EMIB是在两个互连芯片的边缘嵌入的一小块硅，直到“桥梁”的作用；其次EMIB对芯片尺寸大小没有限制，从而在理论上保证了异质芯片的互连。

2018年12月，英特尔首次展示了逻辑计算芯片高密度3D堆叠封装技术Foveros，采用3D芯片堆叠的系统级封装（SiP），来实现逻辑对逻辑（logic-on-logic）的芯片异质整合，通过在水平布置的芯片之上垂直安置更多面积更小、功能更简单的小芯片来让方案整体具备更完整的功能。

英特尔表示，Foveros 为整合高性能、高密度和低功耗硅工艺技术的器件和系统铺平了道路。Foveros 有望首次将芯片的堆叠从传统的无源中间互连层和堆叠存储芯片扩展到CPU、GPU和人工智能处理器等高性能逻辑芯片。

为结合高效能、高密度、低功耗芯片制程技术的装置和系统奠定了基础。Foveros预期可首度将3D芯片堆栈从传统的被动硅中介层（passive interposer）和堆栈内存，扩展到CPU、GPU、AI等高效能逻辑运算芯片。

Foveros提供了极大的灵活性，因为设计人员可在新的产品形态中“混搭”不同的技术专利模块与各种存储芯片和I/O配置。并使得产品能够分解成更小的“芯片组合”，其中I/O、SRAM和电源传输电路可以集成在基础晶片中，而高性能逻辑“芯片组合”则堆叠在顶部。

英特尔Foveros技术以3D堆栈的SiP封装来进行异质芯片整合，也说明了SiP将成为后摩尔定律时代重要的解决方案，芯片不再强调制程微缩，而是将不同制程芯片整合为一颗SiP模块。 

例如可以在CPU之上堆叠各类小型的IO控制芯片，从而制造出兼备计算与IO功能的产品；也可以将芯片组与各种Type-C、蓝牙、WiFi等控制芯片堆叠在一起，制造出超高整合度的控制芯片。

据悉，英特尔从2019年下半年开始推出一系列采用Foveros技术的产品。首款Foveros产品将整合高性能10nm计算堆叠“芯片组合”和低功耗22FFL基础晶片。它将在小巧的产品形态中实现世界一流的性能与功耗效率。

1.3.3 英特尔2D/3D技术融合Co-EMIB

EMIB封装和Foveros 3D封装技术利用高密度的互连技术，让芯片在水平和垂直方向上获得延展，实现高带宽、低功耗，并实现相当有竞争力的 I/O 密度。 

2019年公司发布了Co-EMIB技术，这是在2D EMIB技术的升级版，能够将两个或多个 Foveros元件互连，实现更高的计算性能和数据交换能力，还能够以非常高的带宽和非常低的功耗连接模拟器、内存和其他模块，基本达到单晶片性能。

半导体产业界都在不断的去推动先进多芯片封装架构的发展，更好的满足高带宽、低功耗的需求。前面介绍的EMIB、Foveros、Co-EMIB等先进封装技术仅仅只是物理层面的，除此之外，IO接口技术和互连技术也是实现多芯片异构封装的关键因素。

英特尔表示，公司互连技术的研发主要体现正在三个方向：用于堆叠裸片的高密度垂直互连、实现大面积拼接的全横向互连、带来高性能的全方位互连。希望可以实现更高带宽和低延迟。

扇出封装技术相比扇入（Fan-in）封装，对于芯片I/O数目、封装尺寸没有限制，可以进行多芯片的系统封装；同时晶圆级扇出技术取消了基板和凸点，不需倒装工艺，具有更薄的封装尺寸、优异的电性能、易于多芯片系统集成等优点。

英飞凌于2004年推出eWLB（Embedded Wafer Level BGA）就是典型的扇出封装技术，后来授权给日月光（ASE）、星科金朋（STATS ChipPAC，被长电科技收购）、 Nanium（被Amkor）收购；飞思卡尔（Freescale）几乎与英飞凌同时提出了类似概念，被称为RCP技术，2010年授权给Nepes。

应用模塑料扇出的eWLB封装技术最主要的难点是由于CTE不匹配带来的翘曲问题，这导致对准精度差、圆片拿持困难。另外芯片在贴片和塑封过程中以及塑封后翘曲导致的位置偏移，对于高密度多芯片互连是一个巨大挑战。

随着扇出封装工艺技术逐渐成熟，成本不断降低，同时加上芯片工艺的不断提升，扇出封装将出现爆发性增长。

扇出封装最具代表性的是台积电研发的InFO技术，InFO带动了整个业界研发三维扇出堆叠技术的热潮。 

InFO是将CoWoS结构尽量简化，最后出来一个无须硅中介层的精简设计，可以让芯片与芯片之间直接连结，减少厚度，成本也相对较CoWoS低廉，但又能够有良好的表现，适用于追求性价比的移动通信领域，在手机处理器封装中，减低30%的厚度，腾出宝贵的手机空间给电池或其他零件。这就是2016年首次开始在苹果的A10处理器中采用InFO封装，首度用在苹果iPhone 7与iPhone 7Plus中。InFO成为台积电独占苹果A系列处理器订单的关键。

图5:台积电InFO技术（图片来源：C. F. Tseng et al., ECTC 2016, pp 1）

图5展示了台积电InFO技术，通过将芯片埋入模塑料，以铜柱实现三维封装互连。InFO技术为苹果A10、A11、A12处理器和存储器的PoP封装提供了新的封装方案，拓展了WL-FO的应用，让Fan-Out技术成为行业热点。

A11处理器尺寸10mm×8.7mm, 比A10处理器小30%以上，塑封后表面3层布线，线宽8µm，密度并不高，主要原因还是重构模塑料圆片表面布线良率和可靠性问题。A11处理器InFO PoP的封装尺寸13.9×14.8mm，与A10相比小8%，厚度790µm。台积电InFO技术的成功得益于强大的研发能力和商业合作模式。推出InFO技术，是为了提供AP制造和封装整体解决方案，即使在最初良率很低的情况下，台积电也能持续进行良率提升，这对封测厂来说是不可能的。

InFO技术的巨大成功推动制造业、封测业以及基板企业投入了大量人力物力开展三维扇出技术的创新研发。业界也发现，很多原本需要2.5D TSV转接板封装可以通过三维扇出来完成，解决了TSV转接板成本太高，工艺太复杂的问题。

根据不同产品类别，台积电的InFO技术发展也将随之进行调整，推出适用于HPC（High Performance Computer）高效能运算电脑的InFO-oS（InFO_on substrate）、服务器及存储器的InFO-MS（InFO with Memory on Substrate），以及5G通讯天线封装方面的InFO-AiP（InFO Antennas in Packag）。

2018年台积电推出InFO_oS技术用于并排封装两个芯片，芯片与芯片之间的互连为2um。芯片之间的间隙小于70um；InFO_MS和InFO_oS基本相同，但在SoC旁边带有HBM（高带宽内存）。

华天科技于2015年开始扇出封装技术开发，与使用模塑料塑封不同，华天科技开发了埋入硅基板扇出型封装技术eSiFO®（embedded Silicon Fan-out）。如图13所示，eSiFO使用硅基板为载体，通过在硅基板上刻蚀凹槽，将芯片正面向上放置且固定于凹槽内，芯片表面和硅圆片表面构成了一个扇出面，在这个面上进行多层布线，并制作引出端焊球，最后切割，分离、封装。

eSiFO技术具有如下优点：

1)可以实现多芯片系统集成SiP，易于实现芯片异质集成

2)满足超薄和超小芯片封装要求，细节距焊盘芯片集成(