VHDL 入门 02编码器 译码器 选择器 移位逻辑 |
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目录 1. Combinational Logic Circuits & Building Blocks2.1 Decoder_3_82.2 Decoder_2_4 with Enable2.3 Decoder Expansion3.1 Binary Encoder3.2 Priority Encoder4.1 Multiplexer/ Data Selector4.2 Mux Expansion5. Shifting 1. 组合逻辑电路与模块化编程思想Combinational Logic Circuits & Building Blocks本篇主要列出常见模块代码，方便复习。 结构化编程Hierarchical Design 分治法 divide-and-conquer相关术语 Terminology MSB -> Most significant bit LSB -> Least significant bit 2.1 三线-八线译码器 Decoder_3_8列出真值表，使用 when-else语句组建代码 entity decoder_3_8 is port( A : in std_logic_vector(2 downto 0); D : out std_logic_vector(7 downto 0)); end decoder_3_8; architecture decoder_3_8_arch of decoder_3_8 is begin DnEE, D(0)=>D1(0) ,D(1)=>D1(1),D(2)=>D1(2),D(3)=>D1(3) ); decoder2: decoder_2_4 port map(A(0)=>B(0), A(1)=>B(1), ne=>nEE,D(0)=>D2(0),D(1)=>D2(1),D(2)=>D2(2),D(3)=>D2(3) ); P(0) |
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