本申请案主张2018年10月24日申请且标题为“由3D堆叠集成电路实施的功能块(Functional Blocks Implemented by 3D Stacked Integrated Circuit)”的序列号为16/169,910的美国专利申请案的优先权，所述申请案特此以引用的方式并入本文中。

技术领域

本文中所揭示的至少一些实施例大体上涉及三维集成电路(3D IC)，且更特定来说但不限于，涉及三维堆叠集成电路(3D SIC)。

背景技术

3D IC是通过堆叠硅裸片及使其垂直地互连使得所述裸片的组合是单个装置而构建的集成电路。对于3D IC，通过所述装置的电路径可通过其垂直布局而缩短，此产生可比并排布置的类似IC更快且具有更小覆盖区的装置。3D IC通常可分组成3D SIC(其指代具有硅穿孔互连件(TSV)的堆叠IC)及单片3D IC(其是使用制造过程产生以在如由国际半导体技术路线图(ITRS)所陈述的芯片上布线阶层的本端层级处实现3D互连件。使用制造过程来实现3D互连件可在装置层之间产生直接垂直互连件。单片3D IC经构建于切割成单独3D IC的单个晶片上的层中。

可通过三种已知通用方法生产3D SIC：裸片对裸片方法、裸片对晶片方法或晶片对晶片方法。在裸片对裸片方法中，在多个裸片上产生电子组件。接着，对准且接合所述裸片。裸片对裸片方法的益处是每一裸片可在与另一裸片对准且接合之前进行测试。在裸片对晶片方法中，在多个晶片上产生电子组件。据此，可切割所述晶片中的一者且接着将所述晶片对准并接合到另一晶片的裸片位点上。在晶片对晶片方法中，在多个晶片上产生电子组件，接着对准、接合所述多个晶片且将所述多个晶片切割成单独3D IC。

TSV是可通过裸片的垂直电连接件。TSV可为用来增加3D封装及3D IC中的性能的中心部分。运用TSV，相较于用于连接堆叠芯片的替代方案，互连件及装置密度可大体上更高，且连接件的长度可更短。

附图说明

实施例是在附图的图中以实例而非限制方式说明，在附图中，相同元件符号指示类似元件。

图1说明根据本发明的一些实施例的具有多个非易失性存储器裸片、易失性存储器裸片及处理逻辑裸片的实例3D SIC的正视图。

图2说明根据本发明的一些实施例的具有多个非易失性存储器分区(每一分区具有多个非易失性存储器元件)的实例非易失性存储器裸片的俯视图。

图3说明根据本发明的一些实施例的具有多个易失性存储器分区(每一分区具有多个易失性存储器元件)的实例易失性存储器裸片的俯视图。

图4说明根据本发明的一些实施例的具有多个处理逻辑分区(每一分区具有单独现场可编程门阵列)的实例处理逻辑裸片的俯视图。

图5说明根据本发明的一些实施例的具有多个非易失性存储器裸片、易失性存储器裸片及处理逻辑裸片的图1中所说明的实例3D SIC的透视图。

图6说明可在其中操作本发明的实施例的实例计算机系统的框图。

图7说明其中本发明的实施例可连同一控制器一起执行的实例方法的流程图。

具体实施方式

本发明的至少一些方面涉及由3D SIC所实施的功能块。此外，本发明的方面大体上涉及由3D IC所实施的功能块。

一般来说，3D IC是通过以下者而制造的集成电路：堆叠硅晶片或裸片及使用例如TSV或Cu-Cu连接件使其沿第一方向(例如垂直地)互连，使得其表现为单个装置以与常规二维装置相比，以降低的功率及更小覆盖区实现性能改进。

在一些实施例中，可使用TSV，此使3D IC实施例被视为3D SIC。可将作为3D IC或3D SIC的实施例产生为异构的，例如将不同存储器类型层及/或一或多个处理层组合到单个IC堆叠中。3D SIC的替代实施例可包含单片3D IC。

在单个半导体晶片上的层中产生使用单片3D IC的实施例，接着将单个半导体晶片切割成3D IC。这些实施例的优点在于不需要对准、薄化、接合或TSV。尽管本发明主要集中于3D SIC实施例，但应理解，本文中所揭示的实施例不限于3D SIC实施例。一些实施例可为单片3D IC而非3D SIC。在此类实例实施例中，3D IC的整体结构可为类似的。然而，单片3D IC的互连件包含经制造通孔而非TSV。

关于产生3D SIC实施例，可通过裸片对裸片生产方法、裸片对晶片生产方法或晶片对晶片生产方法产生此类实施例。在裸片对裸片方法中，可在生产方法中的接合之前或之后进行薄化及TSV产生。裸片对裸片方法的实例优点是可在将每一组件裸片与其它裸片堆叠之前测试每一组件裸片。此外，每一裸片可单独装箱进行生产。在裸片对晶片方法中，类似于晶片对晶片方法，在接合之前或之后执行薄化及TSV产生。然而，裸片对晶片优于晶片对晶片之处是：可在切割之前将额外晶片添加到堆叠，且可在将裸片添加到晶片之前测试裸片。在晶片对晶片中，每一晶片可在接合之前或之后薄化，且连接件可在接合之前构建到晶片中，否则在接合之后产生于堆叠中。对于晶片对晶片方法，TSV可通过作用层之间及/或作用层与外部接合垫之间的硅衬底。晶片对晶片方法的缺点是一个芯片中的缺陷引起所述方法的整个堆叠输出中的缺陷。

芯片缩放过程部分地由于功率密度约束而缓慢地改进，且互连件不会变得更快，而晶体管通常变得更快。3D IC通过堆叠二维裸片且在第三维度中连接所述裸片来解决两个此类实例缩放问题。相较于IC的水平布置，此堆叠可能使芯片之间的通信更快。此外，与水平布置芯片相比，3D IC可提供其它可能益处，包含：更小覆盖区、更短互连件、降低的功率消耗、通过隐匿实现的电路安全性及增加的带宽。

3D IC通过利用在第三维度的层中添加功能性来将更大功能性提供到较小二维空间中，且可通过将大芯片划分成具有3D堆叠的多个较小裸片来节省成本。换句话说，3D IC制造可比生产具有IC阵列的芯片的常规过程更加模块化。此外，可利用通过不同过程或不同类型的晶片所产生的层产生3D IC，此增加设计选项。此外，增加的连接能力扩展设计选项。

另一优点是3D IC通过将信号保持于装置内来降低功率消耗。沿两个不同方向(例如，水平地及垂直地)的较短电连接件还通过例如产生较小寄生电容来降低功率消耗。降低功率预算还导更少热产生。

此外，由于堆叠裸片结构使对整体电路进行反向工程的尝试复杂化，因此3D IC可通过隐匿实现安全性。此外，敏感或关键功能可在3D IC的层当中划分以进一步隐藏此类功能。一些实施例甚至可具有专用于其它层的监视或安全性的层或裸片。此类似于防火墙层，其中3D IC的单独裸片为待在运行时所监视的裸片提供硬件防火墙。如此做可保护芯片的部分或整个堆叠免受攻击。

3D IC的基本结构布置通过允许裸片或层之间的大量通孔来增加带宽，所述通孔的组合可提供远大于常规总线的带宽。另外，3D SIC的一组功能块可充当网络化或丛集化的单独计算机的群组。不同功能块可具有不同类型的处理单元。而且，不同类型的功能块可互补。而且，功能块与另一块越相关，将两个功能块定位成彼此相邻便越有利。例如，在常见多操作数据处理方法中，第一块可提供第一数据处理操作且邻近第二块可提供第二数据处理操作。此类特征可大大地降低计算机化系统的控制器的负荷。例如，此类特征可降低中央处理单元(CPU)的负荷。

在其中块是由3D SIC实施的实施例中，使用TSV可有利地将每一功能块减少为一个功能使得充分实现TSV的益处。在此类实施例中，可通过增加3D IC中的功能块的数目而非单个功能块可执行的功能的数目来增加3D IC的功能性。因此，可充分使用3D SIC的TSV或另一类型的互连件。

TSV是可完全通过硅晶片或裸片的电连接件。运用TSV，互连件及装置密度大体上高于裸片之间的常规互连件。而且，裸片之间的连接件的长度短于常规互连件。

一些实施例可具有添加到3D IC结构先通孔TSV制造的TSV。这是其中在将例如晶体管、电容器及电阻器的组件图案化到晶片上之前制造TSV的过程。一些实施例使用中间通孔TSV制造，其中在图案化个别装置之后但在将金属层添加到裸片或裸片堆叠之前制造TSV。而且，一些实施例使用后通孔TSV制造，其中在添加金属层之后或期间制造TSV。

除将TSV添加到3D IC的方式以外，TSV的布局及设计还可在本文中所描述的实施例之间变化。例如，3D IC的裸片的功能元件的分区粒度的差异可引起TSV的设计及布局变化。一些实施例具有使用TSV的闸级分区且其它实施例具有块级分区。使用TSV的闸级分区比块级分区更不实用；因此，为了增加具有更多TSV的益处，可经由TSV连接功能块内所分割的功能子元件。此可为中间地带解决方案。

在一些实施例中，除存储器IC(例如3D XPoint存储器(3DXP)及动态随机存取存储器(DRAM)IC)以外，芯片堆叠或裸片还可具有处理逻辑集成电路(IC)。处理逻辑、3DXP及DRAM的单元可例如通过TSV连接以形成功能块。在一个3D SIC中或一般来说在一个3D IC中，不同功能块可根据需要不同地配置及/或大体上彼此独立地操作。处理逻辑实施常用功能及/或数据密集型功能，使得即使处理逻辑IC可能不具有CPU的处理能力，其在更好数据存取方面的优点仍可在实施选定功能时提供更好整体性能。多个功能块(例如，3D SIC或3DIC内的多个行功能块)可并行地运行且降低CPU上的计算量。

如所述，在一些实施例中，处理逻辑IC或裸片不具有典型CPU将具有的完整处理核心阵列。然而，在此类实施例中，处理逻辑实施常用功能及/或数据密集型功能；因此，有可能减轻CPU的显著处理负担且增强CPU的性能。在此类实施例中，功能块无法独自执行完整多功能指令集。因此，可将功能块及3D IC的剩余部分连接到CPU，且CPU可指示功能块完成其经配置以完成的任务。例如，实例实施例的功能块可经配置以通过其处理逻辑IC解密存储于其非易失性存储器IC中的数据，且将经解密数据插入到其易失性存储器中以传送到CPU以供CPU进一步处理。此外，CPU可将请求提供到功能块的易失性存储器以请求所述块产生特定功能的结果，且CPU还可提供后续请求以从功能块检索结果。例如，产生结果的请求可以写入命令的形式从CPU提供到功能块，且检索结果的请求可以读取命令的形式从CPU提供到功能块。

图1说明根据本发明的一些实施例的具有多个非易失性存储器裸片102及104、易失性存储器裸片108及处理逻辑裸片106的3D SIC 100的正视图。如所展示，所述裸片彼此平行。3D SIC 100还具有功能块110、112及114(如图1中所展示)以及功能块210、212、214、220、222及224(如图2到5中所展示)，其横越且垂直于多个非易失性存储器裸片102及104、易失性存储器裸片108及处理逻辑裸片106。3D SIC 100还具有分别连接所述裸片的TSV116、TSV 118及TSV 120。TSV 116被展示为在非易失性存储器裸片102与非易失性存储器裸片104之间且将非易失性存储器裸片102连接到非易失性存储器裸片104。TSV 118被展示为在非易失性存储器裸片104与处理逻辑裸片106之间且将非易失性存储器裸片104连接到处理逻辑裸片106。TSV 120被展示为在处理逻辑裸片106与易失性存储器裸片108之间且将处理逻辑裸片106连接到易失性存储器裸片108。应理解，本文中所描述的所有TSV还通过本文中所描述的裸片，即使此从图式不可清楚看出。例如，TSV 116、TSV 118及TSV 120是通过3DSIC 100的裸片的单个TSV的部分。

3D SIC 100还具有被展示为分别嵌入裸片中的互连件122、124、126及128。互连件122被展示为嵌入非易失性存储器裸片102中。互连件124被展示为嵌入非易失性存储器裸片104中。互连件126被展示为嵌入处理逻辑裸片106中。而且，互连件128被展示为嵌入易失性存储器裸片108中。互连件122、124、126及128可垂直于TSV 116、118及120(如图1中所展示且如图5中部分展示)。

应理解，本文中所描述的互连件(例如互连件122、124、126及128)指代芯片或裸片的组件之间的互连件(例如，铜或金属互连件、互连迹线等)。互连件可包含裸片或芯片的金属化层中的互连件。

如所描绘，在一些实施例中，3D SIC可具有多个非易失性存储器裸片。在一些实施例中，非易失性存储器裸片慢于易失性存储器裸片。具体来说，非易失性存储器裸片具有小于易失性存储器裸片的带宽(例如，裸片每秒可传送的最大数据量)。非易失性存储器裸片可包含3DXP裸片或任何其它类型的电寻址存储器系统裸片，例如EPROM裸片、闪存裸片、铁电RAM及磁阻RAM。每一非易失性存储器裸片可具有非易失性存储器分区阵列。非易失性存储器分区阵列的每一分区可包含非易失性存储器胞阵列且每一存储器胞可具有对应地址。

图2说明根据本发明的一些实施例的具有多个非易失性存储器分区204a、204b、204c、204d、204e、204f、204g、204h及204i的非易失性存储器裸片102的俯视图。所述分区可沿第二方向(即，垂直于3D IC的裸片的堆叠方向)布置。分区204a、204b、204c、204d、204e、204f、204g、204h及204i中的每一者具有多个非易失性存储器元件。图2中所说明的分区中的每一者展示九个非易失性存储器元件丛集206。而且，非易失性存储器元件丛集206中的每一者展示九个非易失性存储器元件208。因此，图2中所说明的分区中的每一者具有八十一个存储器元件208。然而，应理解，八十一个存储器元件的描绘是为了方便起见且在一些实施例中每一分区可具有至少十亿个存储器元件。换句话说，每非易失性存储器分区的存储器元件的数目可极大且变化很大。此外，应理解，就结构及设计来说，非易失性存储器裸片102及非易失性存储器裸片104类似或完全相同。

3DXP IC(也称为3D XPoint存储器IC)使用无晶体管的存储器元件，每一存储器元件具有存储器胞及对应地址(以及选用选择器，且存储器胞及选用选择器可作为列堆叠在一起)。在具有存储器元件的实例中，存储器元件可经由互连件的两个垂直层连接(如图2中所展示但未标记)，其中一个层在存储器元件上方且另一层在存储器元件下方。在互连件的两个层中的每一者上，可在一个互连件的交叉点(例如，见图2中所展示的交叉点209)处个别地选择每一存储器元件。每一交叉点具有地址或例如可通过3DXP IC、3D IC或3D IC的IC群组的地址解码器寻址或选择。3DXP装置是快速且非易失性的并可用作用于处理及存储的统一存储器集区。

如所述，非易失性存储器裸片102及104可为3DXP裸片。将3DXP裸片用作3D SIC100的非易失性存储器裸片的一些优点包含其可通过地址解码器进行位寻址。与本文中所描述的实施例一起使用的地址解码器(图式中未展示)可为二进制解码器，其具有用于地址位的两个或更多个输入及用于装置选择信号的一或多个输出。当特定装置或IC的地址出现于地址输入上时，解码器确证所述装置或IC的选择输出。可将专用单输出地址解码器并入到地址总线上的每一装置或IC中，或单个地址解码器可服务多个装置或IC。

此外，3D SIC可具有包含易失性存储器分区阵列的易失性存储器裸片(例如DRAM裸片或静态随机存取存储器(SRAM)裸片)。易失性存储器分区阵列的每一分区可包含易失性存储器胞阵列且每一存储器胞可具有对应地址。

图3说明根据本发明的一些实施例的具有多个易失性存储器分区304a、304b、304c、304d、304e、304f、304g、304h及304i的易失性存储器裸片108的俯视图。所述分区可沿第二方向(即，垂直于3D IC的裸片的堆叠方向)布置。分区304a、304b、304c、304d、304e、304f、304g、304h及304i中的每一者具有多个易失性存储器元件。图3中所说明的分区中的每一者展示九个易失性存储器元件丛集306。而且，易失性存储器元件丛集306中的每一者展示九个易失性存储器元件308。因此，图3中所说明的分区中的每一者具有八十一个存储器元件308。然而，应理解，八十一个存储器元件的描绘是为了方便起见，且在一些实施例中每一分区可具有至少十亿个存储器元件。换句话说，每易失性存储器分区中的存储器元件的数目可极大且变化很大。

3D SIC还可具有具处理逻辑分区阵列的处理逻辑裸片。每一分区可具有单独现场可编程门阵列(FPGA)或另一类型的处理逻辑装置。处理逻辑裸片可包含控制器单元及算术/逻辑单元。例如，算术/逻辑单元可包含FPGA。

图4说明根据本发明的一些实施例的具有多个处理逻辑分区404a、404b、404c、404d、404e、404f、404g、404h及404i的处理逻辑裸片106的俯视图。图4展示具有单独FPGA406的分区404a、404b、404c、404d、404e、404f、404g、404h及404i中的每一者。如所展示，图4中所说明的九个FPGA 406中的每一者具有三十二个输入/输出块408及十六个逻辑块410。此外，图4展示九个FPGA 406中的每一者的输入/输出块408与逻辑块410之间的可编程或不可编程互连件412。应理解，FPGA 406的输入/输出单元及逻辑单元的数量的描绘是为了方便起见，且在一些实施例中取决于对应功能块的实施例，分区的每一FPGA可具有更多或更少输入/输出单元及逻辑单元。此外，即使图4展示每分区一个FPGA，但应理解，在3DSIC或处理逻辑裸片的其它实施例中，每一处理逻辑分区可具有多个FPGA。换句话说，处理逻辑裸片的特定部分的数目可变化很大。

图2、3及4还展示3D SIC 100的功能块110、112、114、210、212、214、220、222及224。图2展示非易失性存储器裸片102处的功能块的相应区段的俯视图。图3展示易失性存储器裸片108处的功能块的相应区段的俯视图。图4展示处理逻辑裸片106处的功能块的相应区段的俯视图。

图2、3及4还分别展示使非易失性存储器分区、易失性存储器分区及处理逻辑分区互连的互连件122、128及126。因此，互连件122、128及126还被展示为在3D SIC的每一层处使3D SIC 100的功能块互连。具体来说，如图2中所展示，互连件122使非易失性存储器裸片102的非易失性存储器分区204a、204b、204c、204d、204e、204f、204g、204h及204i互连。如图3中所展示，互连件128使易失性存储器裸片108的易失性存储器分区304a、304b、304c、304d、304e、304f、304g、304h及304i互连。而且，如图4中所展示，互连件126使处理逻辑裸片106的处理逻辑分区404a、404b、404c、404d、404e、404f、404g、404h及404i互连。

在3D SIC中，非易失性存储器裸片、易失性存储器裸片及处理逻辑裸片是沿第一方向(例如垂直地)堆叠，且处理逻辑裸片可经堆叠于非易失性存储器裸片与易失性存储器裸片之间。3D SIC还可具有由3D SIC的裸片组成的功能块阵列。换句话说，非易失性存储器裸片、易失性存储器裸片及处理逻辑裸片经布置以形成功能块阵列。功能块阵列的至少两个功能块可各自包含降低控制器的计算量(因而降低CPU的计算量)的不同数据处理功能。功能块阵列的每一功能块可包含3D SIC的相应列。3D SIC的相应列可包含非易失性存储器分区阵列的相应非易失性存储器分区、易失性存储器分区阵列的相应易失性存储器分区及处理逻辑分区阵列的相应处理逻辑分区。相应处理逻辑分区可沿第一方向堆叠于相应非易失性存储器分区与相应易失性存储器分区之间。

图5说明根据本发明的一些实施例的具有多个非易失性存储器裸片102及104、易失性存储器裸片108及处理逻辑裸片106的图1中所说明的3D SIC 100的透视图。图5展示非易失性存储器裸片102及104、易失性存储器裸片108及处理逻辑裸片106的透视图，且展示所述裸片如何沿第一方向(例如，垂直地)堆叠及处理逻辑裸片可如何堆叠于非易失性存储器裸片与易失性存储器裸片之间。图5还完整地展示功能块阵列，其中描绘3D SIC 100的所有功能块110、112、114、210、212、214、220、222及224。

应理解，3D SIC的功能块的数目可取决于3D SIC的实施例而变化。图1到5中所说明的功能块阵列的每一功能块可包含3D SIC 100的相应列。而且，如由图1到5的组合所展示，具有单个功能块的3D SIC的列可包含非易失性存储器分区阵列的相应非易失性存储器分区、易失性存储器分区阵列的相应易失性存储器分区及处理逻辑分区阵列的相应处理逻辑分区。此外，如由此类图式的组合所展示，相应处理逻辑分区可沿第一方向(例如，垂直地)堆叠于相应非易失性存储器分区与相应易失性存储器分区之间。

在一些实施例中，功能块阵列的两个邻接功能块中的每一者可具有通常一起用于更大特定数据处理功能的不同特定数据处理功能。特定数据处理功能可包含CPU的基本过程，例如CPU的解码操作的解码过程。

一些实施例的3D IC或至少一功能块群组的实施例可用作CPU的指令解码器。因此，当连接到3D IC的此类实施例时，CPU可保留用于提取及执行操作的资源。

特定数据处理功能还可包含CPU的算术逻辑单元的功能，例如整数算术及逐位逻辑运算。因此，CPU可通过将算术逻辑单元运算委托给3D IC的此类实施例来保留资源。

此外，一些实施例的3D IC或至少一功能块群组的实施例可用作不同于通常硬连线或编程到CPU中的编码器及/或解码器的类型的编码器及/或解码器。例如，一些实施例的3D IC或至少一功能块群组的实施例可用作加密块，其中3D IC或至少一功能块群组具有可产生密文的密码。此外，实施例可用作解密块。在一个实施例中，3D IC的一或多个块可专用于加密且相同3D IC的一或多个其它块可专用于解密。此外，一些实施例的3D IC或至少一功能块群组的实施例可用作一或多个数据处理密集型操作，例如一种类型的机器学习的数据密集型操作。

3D SIC还可包含：第一组TSV(例如，如图1及5中所展示的TSV 118)，其连接3D SIC的相应列中的相应非易失性存储器分区及相应处理逻辑分区；以及第二组TSV(例如，如图1及5中所展示的TSV 120)，其连接3D SIC的相应列中的相应易失性存储器分区及相应处理逻辑分区。

在一些实施例中，处理逻辑裸片可包含控制单元及算术/逻辑单元，且存储器IC中的每一者可包含可由地址解码器寻址及/或具有预定义地址的存储部分。在此类实施例中，控制单元与存储器IC的存储部分连接且算术/逻辑单元与存储器IC的存储部分连接及/或IC的部分经由地址解码器连接到存储器IC的存储部分。

在包含控制单元及算术/逻辑单元的一些实施例中，控制单元经配置以在指令时间期间，从3D IC的易失性存储器IC获取指令且根据指令的至少部分引导数据从易失性存储器IC移动到算术/逻辑单元。而且，算术/逻辑单元可经配置以在运行时间期间执行指令的至少部分且将指令的至少部分的执行结果存储于3D IC的非易失性存储器中。

在此类实施例中，算术/逻辑单元被赋予控制且对数据执行实际操作。指令时间及运行时间的组合可为3D IC的机器循环，且在一些实施例中，控制单元可在运行时间期间引导易失性存储器IC及/或非易失性存储器IC将结果释放到设备外部的输出装置或存储装置。在一些实施例中，控制及算术/逻辑单元与存储器IC的存储器单元之间的连接件是可为TSV的连接件。换句话说，控制单元可通过多个电连接件沿第一方向(例如，垂直地)与存储器IC的存储器元件连接，且算术/逻辑单元通过多个电连接件沿第一方向与存储器IC的存储器元件连接。

每一IC的存储器胞及逻辑单元或3D IC的裸片可通过多个电连接件沿与第一方向正交的第二方向(例如，水平方向)彼此连接。例如，3D SIC还可包含：第一组互连件(例如，如图1及2中所展示的互连件122)，其沿第二方向连接非易失性存储器分区阵列的非易失性存储器分区；第二组互连件(例如，如图1及3中所展示的互连件128)，其沿第二方向连接易失性存储器分区阵列的易失性存储器分区；及第三组互连件(例如，如图1及4中所展示的互连件126)，其沿第二方向连接处理逻辑分区阵列的处理逻辑分区。在具有三组互连件的一些实施例中，第一组互连件的互连件仅将非易失性存储器分区阵列的非易失性存储器分区连接到紧邻所述非易失性存储器分区的另一非易失性存储器分区(例如，见图1及2中所展示的互连件122)。此外，在此类实施例中，第二组互连件的互连件仅将易失性存储器分区阵列的易失性存储器分区连接到紧邻所述易失性存储器分区的另一易失性存储器分区(例如，见图1及2中所展示的互连件128)。而且，第三组互连件的互连件仅将处理逻辑分区阵列的处理逻辑分区连接到紧邻所述处理逻辑分区的另一处理逻辑分区(例如，见图1及4中所展示的互连件126)。

3D SIC的一些示范性实施例包含处理逻辑裸片、3DXP裸片及DRAM裸片，其中处理逻辑裸片经堆叠于3DXP裸片与DRAM裸片之间。在此类示范性实施例中，一组TSV使处理逻辑裸片、3DXP裸片及DRAM裸片互连。在此类示范性实施例或一些其它示范性实施例中，3D SIC包含具有非易失性存储器分区阵列的3DXP裸片，其中非易失性存储器分区阵列的每一分区具有非易失性存储器胞阵列。在此类实施例中，易失性存储器裸片具有易失性存储器分区阵列，其中易失性存储器分区阵列的每一分区具有易失性存储器胞阵列。此外，在此类实施例中，包含处理逻辑裸片且其具有处理逻辑分区阵列。而且，3DXP裸片、易失性存储器裸片及处理逻辑裸片是沿第一方向(例如，垂直地)堆叠，其中处理逻辑裸片经堆叠于3DXP裸片与易失性存储器裸片之间。此外，3D SIP的此类实施例可包含第一组TSV，其连接3D SIC的相应列中的相应非易失性存储器分区及相应处理逻辑分区。而且，此类实施例可包含第二组TSV，其连接3D SIC的相应列中的相应易失性存储器分区及相应处理逻辑分区。

3D SIC还可具有多个非易失性存储器裸片(如图1及5中所展示)。例如，3D SIC可包含可包括第二非易失性存储器分区阵列的第二非易失性存储器裸片。而且，第二非易失性存储器分区阵列的每一分区可具有非易失性存储器胞阵列。在其中3D SIC具有多个非易失性存储器裸片的实施例中，可集中非易失性存储器裸片(例如第一非易失性存储器裸片及第二非易失性存储器裸片)，使得处理逻辑裸片是在易失性存储器裸片与非易失性存储器裸片群组之间(如图1及5中所展示)。

在3D SIC的一些实施例中，3D SIC的每一功能块可具有相应通信接口(即，相应端口)，所述相应通信接口经配置以将所述块通信地耦合到总线使得每一块可并行地且彼此独立地操作。另外或替代地，3D SIC的至少两个功能块的群组各自共享相应通信接口，所述相应通信接口经配置以将至少两个功能块通信地耦合到总线，使得至少两个功能块的每一群组可并行地且独立于至少两个功能块的另一群组操作。另外或替代地，3D SIC可具有一或多个通用通信接口(即，一或多个通用端口)，所述一或多个通用通信接口经配置以将3DSIC的任何一个或所有功能块通信地耦合到总线。

图6说明可在其中操作本发明的实施例的实例计算机系统600的框图。如图6中所展示，计算机系统600包含包括通信接口602(或也称为端口602)的3D SIC 100。通信接口602通信地耦合到计算机系统600的总线604。总线604通信地耦合到计算机系统600的控制器(例如，系统600的CPU)以及计算机系统600的主存储器608及网络接口610。如图6中所展示，网络接口610将计算机系统600通信地耦合到计算机网络612。

计算机系统600可为或包含个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝式电话、网络设施、服务器、网络路由器、交换机或网桥、或能够执行指令集(循序或以其它方式)的任何机器，所述指令指定所述计算机化系统待采取的动作。此外，虽然说明单个计算机系统600，但术语“计算机系统”还应被视为包含计算机系统的任何集合。总线604可为或包含多个总线。控制器606表示一或多个通用处理装置，例如微处理器、中央处理单元或类似者。更特定来说，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、或实施其它指令集的处理器、或实施指令集组合的处理器。控制器606还可为一或多个专用处理装置，例如特定应用集成电路(ASIC)、FPGA、数字信号处理器(DSP)、网络处理器或类似者。主存储器608可为只读存储器(ROM)、闪存、DRAM(例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM))及/或SRAM。

参考图1及6，在一些实施例中，端口602可经配置以将易失性存储器裸片108通信地耦合到总线604。在此布置中，控制器606可经由总线604及易失性存储器裸片108将数据处理功能委托给3D SIC 100。经委托的数据处理功能可为控制器606的数据密集型功能或常用功能。如上述，在一些实施例中，处理逻辑IC或裸片不具有典型CPU将具有的完整处理核心阵列。然而，在此类实施例中，处理逻辑可实施频繁使用的功能及/或数据密集型功能；因此，有可能减轻CPU的显著处理负担且增强CPU的性能。此外，在所描绘实施例中，功能块无法独自执行完整多功能指令集。因此，功能块及3D SIC 100的剩余部分可经连接到控制器(例如CPU)且控制器可指示功能块完成其经配置以完成的任务。

例如，实例实施例的功能块可经配置以通过其处理逻辑分区解密存储于其对应非易失性存储器分区中的数据，且将经解密数据插入到其对应易失性分区中以传送到控制器以供控制器进一步处理。

此外，一般来说，控制器可将请求提供到功能块的易失性存储器分区以请求所述块产生特定功能的结果，且控制器还可提供第二或后续请求以从功能块检索结果。例如，产生结果的请求可以写入命令的形式从控制器提供到功能块，且检索结果的请求可以读取命令的形式从控制器提供到功能块。

图7说明实例方法700的流程图，其中3D SIC的实施例(例如，图1到6的3D SIC100)可经由总线(例如，图6的总线604)与控制器(例如，图6的控制器606)互动。

一般来说，方法700可由处理逻辑来执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑、微过程代码、装置的硬件、集成电路等)、软件(例如，处理装置上运行或执行的指令)或其组合。尽管以特定序列或顺序展示且由特定硬件/软件执行，但除非另有指定，否则可修改过程的顺序及硬件/软件。因此，所说明实施例应仅被理解为实例，且所说明过程可以不同顺序及/或由不同硬件/软件来执行，且一些过程可并行地执行。另外，在各个实施例中可省略一或多个过程。因此，并非在每一实施例中都需要所有过程。其它过程流程也是可能的。

具体来说，方法700可至少由非易失性存储器裸片102及/或非易失性存储器裸片104、处理逻辑裸片106、易失性存储器裸片108及控制器606来执行(如图7中所说明)。在框701处，控制器606经由总线传送请求。控制器606的请求经配置以指示3D SIC产生特定数据处理功能的结果。可经由控制器606的写入命令将此请求传递到3D SIC。例如，如果控制器606使用写入命令来作出请求，那么将所述请求发送到易失性存储器裸片108的选定易失性存储器分区。替代地，控制器606可使用执行命令来作出请求，且在此类例子中可将请求直接发送到处理逻辑裸片106的选定处理逻辑分区。

在框702处，易失性存储器裸片108经由总线接收请求。易失性存储器裸片108可经配置以通过端口602从总线接收控制器的请求。除经配置以指示3D SIC产生特定数据处理功能的结果以外，所述请求还可包含特定数据处理功能的至少一个输入参数。在框704处，易失性存储器裸片108存储请求且将请求传送到处理逻辑裸片106。易失性存储器裸片108可经配置以将请求存储于易失性存储器裸片的至少一个易失性分区中。

在框706处，由处理逻辑裸片接收经存储请求。而且，在框706处，可由至少一个处理逻辑分区通过连接易失性存储器裸片的至少一个易失性分区与至少一个处理逻辑分区的TSV接收特定数据处理功能的至少一个输入参数。

在框708处，处理逻辑裸片根据经存储请求产生结果。处理逻辑裸片106的至少一个处理逻辑分区可包含特定数据处理功能，且特定数据处理功能可根据经存储请求及特定数据处理功能的至少一个输入参数产生结果。特定数据处理功能可经硬连线到处理逻辑裸片的至少一个处理逻辑分区中。替代地，特定数据处理功能可通过控制器606或另一控制器暂时配置于处理逻辑裸片的至少一个处理逻辑分区中。例如，特定数据处理功能可由控制器606或另一控制器可配置的FPGA实施。

在框710处，处理逻辑裸片106将结果传送到非易失性存储器裸片102及/或非易失性存储器裸片104。处理逻辑裸片106可经配置以经由连接非易失性存储器裸片的至少一个非易失性分区及至少一个处理逻辑分区的TSV将特定数据处理功能的经产生结果传送到非易失性存储器裸片。

在框712处，非易失性存储器裸片102及/或非易失性存储器裸片104接收且存储从处理逻辑裸片106传送的结果。非易失性存储器裸片102及/或非易失性存储器裸片104可经配置以将经产生结果存储于至少一个非易失性分区中，且在处理逻辑裸片106请求经存储结果之后将经存储结果传送到所述处理逻辑裸片。处理逻辑裸片106请求经存储结果可响应于易失性存储器裸片108请求经存储结果，而易失性存储器裸片108请求经存储结果可响应于控制器606经由总线604请求经存储结果。

处理逻辑裸片106可经配置以经由连接至少一个非易失性分区及至少一个处理逻辑分区的TSV从非易失性存储器裸片检索经存储结果。而且，3D SIC可经配置以经由连接至少一个易失性分区及至少一个处理逻辑分区的TSV将经检索结果传送到易失性存储器裸片。易失性存储器裸片可经配置以接收经检索结果且将经检索结果存储于至少一个易失性分区中，且当控制器的第二请求经配置以指示3D SIC检索由特定数据处理功能所产生的结果时，根据控制器的第二请求经由端口将经存储的检索结果传送到总线。在其中控制器606使用读取命令来作出第二请求的一些实例中，将第二请求发送到易失性存储器裸片108的选定易失性存储器分区。

关于图7，在框714a处，控制器传送经配置以指示3D SIC检索由特定数据处理功能所产生的结果的第二请求。在框714b处，由易失性存储器裸片108接收、存储第二请求且将第二请求发送到处理逻辑裸片106。在框714c处，由处理逻辑裸片106接收、存储第二请求且将第二请求转递到非易失性存储器裸片102及/或非易失性存储器裸片104。

在框716处，响应于框714c，非易失性存储器裸片102及/或非易失性存储器裸片104将经存储结果传送到处理逻辑裸片106。在框718处，处理逻辑裸片106接收经检索结果，且在框720处，处理逻辑裸片106将经检索结果传送到易失性存储器裸片108。处理逻辑裸片106可经配置以经由连接至少一个非易失性分区及至少一个处理逻辑分区的TSV从非易失性存储器裸片检索经存储结果。而且，处理逻辑裸片106可经配置以经由连接至少一个易失性分区及至少一个处理逻辑分区的TSV将经检索结果传送到易失性存储器裸片。

在框722处，易失性存储器裸片108接收且存储从处理逻辑裸片106发送的经检索结果。在框724处，接着由易失性存储器裸片108将经检索结果传送到控制器606。易失性存储器裸片可经配置以接收经检索结果且将经检索结果存储于至少一个易失性分区中，并且经配置以根据经配置以指示3D SIC检索由特定数据处理功能所产生的结果的控制器的第二指令，经由端口将经存储的检索结果传送到总线。

在框726处，控制器606接收经检索结果。经检索结果可由控制器606用于另一处理步骤或由所述控制器输出到另一装置。

在此类实施例中，易失性分区、非易失性分区及处理逻辑分区中的至少两者可在3D SIC的相同一或多个列中。例如，一起使用的易失性分区、非易失性分区及处理逻辑分区可在3D SIC的相同一或多个列中。此外，在一些实施例中，功能块阵列的两个邻接功能块中的每一者可具有特定数据处理功能的不同子特定数据处理功能。

特定数据处理功能(例如使用方法700所描述的特定数据处理功能)可包含控制器606的基本过程。例如，如果控制器606是CPU，那么基本过程可为CPU的解码操作的解码过程。可将处理逻辑裸片106编程或硬连线为CPU的解码器或CPU的解码器的至少一常见部分或数据密集型部分。因此，当连接到3D SIC 100时，CPU可保留用于提取及执行操作的资源。

特定数据处理功能还可包含提供CPU的算术逻辑单元的功能性的至少部分的处理逻辑，且此功能性可经编程或硬连线到处理逻辑裸片106中。而且，处理逻辑裸片106的邻接分区可提供算术逻辑单元的子运算，例如不同整数算术及逐位逻辑运算。因此，CPU可通过将算术逻辑单元运算委托给3D SIC 100来保留资源。

此外，处理逻辑裸片106可用作不同于通常硬连线或编程到CPU中的编码器及/或解码器的类型的编码器及/或解码器。例如，对于一些实施例的3D SIC 100或至少一功能块群组的实施例，3D SIC 100可提供加密功能，其中3D IC或至少一功能块群组具有硬连线或编程到处理逻辑裸片106中的密码使得所述裸片可产生密文且接着可立即将密文存储于3DSIC 100的非易失性存储器裸片102及/或非易失性存储器裸片104中以供控制器606随后检索。而且，所述裸片的处理逻辑裸片106或分区可用作解密算法。在一个实施例中，3D SIC100的一或多个块可专用于加密且3D IC的其它一或多个块可专用于解密。

此外，一些实施例的3D SIC 100或至少一功能块群组可用作一或多个特定数据处理密集型操作，例如一种类型的机器学习的选定数据密集型操作。而且，可由彼此邻接的3DSIC 100的块实施在机器学习算法或另一类型的复杂计算机化算法中紧接在彼此之前或之后的数据密集操作。因此，加快算法的操作之间的过渡时间并且提供其它益处，例如降低功率消耗。

在一些实施例中，当设备通电时，3D IC的第一存储器IC可提供非易失性存储部分。非易失性存储部分的每一非易失性存储部分在接收功率时或在不接收功率时存储位。此外，当设备通电时，3D IC的第二存储器IC可提供易失性存储部分。易失性存储部分的每一易失性存储部分仅在接收功率时存储位。在此类实施例中，当设备通电时，沿与第一方向正交的第二方向(例如，水平方向)的3D IC的电连接件可使第一存储器IC的第一存储部分彼此通信地耦合且使第二存储器IC的第二存储部分彼此通信地耦合。而且，当设备通电时，沿3D IC的第一方向(例如，垂直地)的电连接件可将3D IC的处理逻辑IC的控制单元及算术/逻辑单元通信地耦合到第一存储器IC及第二存储器IC的存储部分以控制存储部分的使用。

在此类实施例中，在3D IC的机器循环期间，控制单元可在机器循环的指令时间期间从第一存储器IC及/或第二存储器IC获取指令。而且，在3D IC的机器循环期间，控制单元或由控制单元所控制的解码器可解码指令且在指令时间期间根据指令的至少部分引导数据从第一存储器IC及/或第二存储器IC移动到算术/逻辑单元。此外，在机器循环期间，算术/逻辑单元可在机器循环的运行时间期间执行指令的至少部分，且在运行时间期间将指令的至少部分的执行结果存储于第一存储器IC及/或第二存储器IC中。此外，在机器循环期间，控制单元可在运行时间期间引导第一存储器IC及/或第二存储器IC将结果释放到设备外部的输出装置或存储装置。

在一些实施例的一个实例系统中，所述系统可包含第一功能块，所述第一功能块包含第一处理逻辑IC、第一存储器IC及第二存储器IC。第一处理逻辑IC、第一存储器IC及第二存储器IC可沿第一方向(例如，垂直地)布置为IC堆叠以形成第一功能块。所述系统还可包含第二功能块，所述第二功能块可包含第二处理逻辑IC、第三存储器IC及第四存储器IC。第二处理逻辑IC、第三存储器IC及第四存储器IC可沿第一方向布置为IC堆叠以形成第二功能块。所述系统还可包含通信地耦合第一功能块及第二功能块的至少一个总线或互连件。

在此实例系统中，第一功能块及第二功能块针对不同相应数据处理功能彼此不同地配置。数据处理功能可为不同常用功能及/或数据密集型功能，使得即使块的每一处理逻辑IC可能不具有CPU的处理能力，其在对非易失性存储器及易失性存储器的经改进(例如，更紧密)数据存取方面的优点使得其在实施选定功能时可提供更好整体性能。第一功能块及第二功能块中的每一功能块可根据需要由经由有线及/或无线总线连接到所述功能块的控制器(例如，CPU)配置。第一功能块及第二功能块中的每一功能块可经配置以降低控制器的计算量。第一功能块及第二功能块中的每一功能块的配置根据需要可包含功能块的相应处理逻辑IC的配置。第一功能块及第二功能块中的每一功能块可经配置以彼此独立地操作。第一功能块及第二功能块中的每一功能块经配置以并行地操作以提供并行数据处理。

在由一或多个3D IC的多个功能块所实施的一些实施例的一种实例方法中，多个功能块的功能块可执行包含处理逻辑IC的第一数据处理功能，所述处理逻辑IC控制数据到第一存储器IC及第二存储器IC的存储及从第一存储器IC及第二存储器IC的检索。还可根据需要(例如由CPU)改变功能块，使得功能块经配置执行第二数据处理功能。功能块还可执行第二数据处理功能，其包含处理逻辑IC以不同于在第一数据处理功能期间所述处理逻辑IC控制数据到第一存储器IC及第二存储器IC的存储及从第一存储器IC及第二存储器IC的检索的方式控制数据到第一存储器IC及第二存储器IC的存储及从第一存储器IC及第二存储器IC的检索。在此实例方法中，多个功能块的每一功能块包含相应处理逻辑IC、相应第一存储器IC及相应第二存储器IC，且相应处理逻辑IC、相应第一存储器IC及相应第二存储器IC沿第一方向(例如，垂直地)布置为IC堆叠以形成功能块。

在前述说明书中，本发明的实施例已参考其特定实例实施例进行描述。显而易见，在不脱离随附权利要求书中所阐述的本发明的实施例的更广精神及范围的情况下，可对本发明的实施例进行各种修改。据此，说明书及图式应被视为意在阐释而非限制。