数字逻辑电路（四）

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数字逻辑电路（四）

2024-06-23 17:31| 来源: 网络整理| 查看: 265

数字逻辑电路（四）

组合逻辑电路

1.组合逻辑电路的分析、设计

2.数值计算电路

3.编码器

4.译码器—编码的逆过程

5.数值比较器

6.数据选择器

7.组合逻辑电路分析

组合逻辑电路 1.组合逻辑电路的分析、设计

1.1SS1组合逻辑电路的分析和设计

小规模集成电路是指每片在十个门以下的集成芯片。

分析的主要步骤：

1.1.1异或电路：

$F=A\overline{B}+\overline{A}B$

1.1.2判奇电路、三人表决电路

$Y_{1}=ABC+A\overline{B}\overline{C}+\overline{A}B\overline{C}+\overline{AB}C$

$Y_{2}=AB+BC+AC$

1.1.3SSI组合逻辑电路的设计

例：一火灾报警系统，设有烟感、温感和紫外光感三种类型的火灾探测器。为了防止误报警，只有当其中有两种回或两种以上类型的探测器发出火灾检测信号时，报警系统产生报警控制信号。设计一个产生报警控制信号的电路。

（1）分析设计要求，设输入输出变量并逻辑赋值：

输入变量：烟感A、温感B,紫外线光感C;逻辑赋值：用1表示发出信号，用0表示没有。输出变量：报警控制信号Y.逻辑赋值：用1表示产生信号用0表示不产生。

（2）列真值

（3）由真值表写逻辑表达式，并简化

$Y=\overline{A}BC+A\overline{B}C+AB\overline{C}+ABC$

化简 $Y=AB+AC+BC$

（4）画逻辑电路图

1.2MS1组合逻辑电路（常用功能模块）

常用组合逻辑功能器件包括全加器、编码器、译码器、数值比较器、数据选择器、奇偶检验/产生器等。对于这些逻辑器件除了掌握其基本功能外，还必须了解其使能端、扩展端，掌握这些器件的应用。

设计步骤：

2.数值计算电路

2.1一位数值比较器—半加器/全加器

2.1.1半加器

能对两个1位二进制数进行相加，而求得和及进位的逻辑电路称为半加器。

$S_{i}=A_{i} \oplus B_{i}$ $C_{i}=A_{i}B_{i}$

2.1.2全加器

能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。

$S_{i}=A_{i} \oplus B_{i} \oplus C_{i-1}$ $C_{i}=(A_{i}\oplus B_{i})C_{i-1}+A_{i}B_{i}$

2.2多位数值比较器—串行进位加法器

把位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。

2.3集成数值比较器—4位超前进位全加器

4位超前进位全加器集成电路有：

CT54283/CY74283、CT54S283/CY74S283/CT54LS283/CY74LS283、CC4008等

CI是低位的进位， CO是向高位的进位， A3A2A1A0和B3B2B1B0是两个二进制待加数， S3、S2、S1、S0是对应各位的和。

例：用全加器实现两个1位8421BCD码十进制加法运算

二进制数加法是逢二进一，四位二进制数加法就是逢十六进一；而十进制加法是逢十进一，所以和大于10就应该再加上6，有进位就再加上6。

第一部分进行加数和被加数相加：

第二部分判别是否加以修正，即产生修正控制信号：

第三部分完成加6修正。第一部分和第三部分均由4位全加器实现。第二部分判别信号的产生，应在4位8421BCD相加有进位信号C0产生时，或者和数在10~15的情况下产生修正控制信号F

$F=\overline{\overline{CO}\cdot \overline{F_{3}F_{2}}\cdot \overline{F_{3}F_{1}}}$

3.编码器

将生活中的十进制转换为二进制，数字电路只能以二进制信号工作

目前经常使用的编码器类型：普通编码器：任何时刻只允许输入一个有效编码请求信号，否则输出将发生混乱。优先编码器：允许同时输入两个以上的有效编码请求信号。当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。

3.1普通编码器

三位二进制普通编码器

3.2优先编码器74148

$\overline{ST}$ 为使能（允许）输入端，低电平有效

当 $\overline{ST}$ =0时，电路允许编码；

当 $\overline{ST}$ =1时，电路禁止编码。

$Y_{S}$ 和 $\overline{Y_{EX}}$ 为使能输出端和扩展输出，主要用于级联和扩展。

编码器输入端：逻辑符号上带有“—”，表示输入低电平有效

编码器输出端：输出是反码输出，输出低电平为有效

仅有 $\overline{ST}$ =0时，编码器才处于工作状态

$Y_{S}$ 和 $\overline{Y_{EX}}$ :拓展编码器功能

4.译码器—编码的逆过程

4.1二线—四线译码器——139系列

使能端： $\overline{ST}$ =0

$\overline{Y_{i}}=\overline{m_{i}}(i=0,1,2,3)$ 变量译码器也称为最小项发生器

4.2三线—八线译码器——

4.3变量译码器

数据分配器(Data Distributor)的逻辑功能是将一路输入数据，根据地址选择码分配给多路数据输出中的某一路输出。因此，它实现的是时分多路传输电路中接收端电子开关的功能，故又称为解复器(Demultiplexer),并用DX来表示。

$\overline{ST}$ 端输入数据D

$A_{1}$ 和 $A_{0}$ 作为分配地址

例：利用74LS138译码器实现逻辑函数

$F(A,B,C)=\sum m(1,3,6,7)=\overline{\overline{Y_{1}}\cdot \overline{Y_{3}}\cdot \overline{Y_{5}}\cdot \overline{Y_{6}}\cdot \overline{Y_{7}}}$

当无输出时，由于输出端是低电平有效，所以输出全为1，取非为0；

当有输出时，输出端出现一个低电平，与上1为0，取反为1。

同理：

5.数值比较器

用来完成两个二进制数的大小比较的

5.1两个一位数A和B相比较

5.2四位数值比较器

级联输入AB:扩展连接时使用。(实现4位以上数码比较时输入低位芯片的比较结果）

6.数据选择器

能从多个数据输入中选择出其中一个进行传输的电路。（也称多路选择器或多路开关）

6.1双四选一数据选择器——74LS153

例：用八选一电路实现 $F= \overline{ABC}+ \overline{A}BC+A \overline{B}C+ABC$

7.组合逻辑电路分析

7.1降维

例：用8选1数据选择器实现函数： $F(A,B,C,D)\sum m(1,5,6,7,9,11,12,13,14)$

卡诺图降维减少实现了8选1数据选择器的4输入变量

7.2奇偶产生/检验器

在数据信息码传输过程中，为了提高检错能力，在数据码中增加1位检错码，使传输码组中1的个数为奇数或偶数。奇偶产生器/校验器是具有产生和校验奇偶码的电路。

7.3逻辑电路的竞争冒险现象

在组合电路中，某一输入变量经不同途径传输后，到达电路中某一会合点的时间有先有后，这种现象称为竞争。由于竞争而使电路输出产生尖峰脉冲的现象叫做冒险现象。产生竞争冒险的原因：信号存在前后沿过渡时间不一致问题，主要是门电路的延迟时间产生的。

冒险现象的类型：静态险象：在输入信号变化，按逻辑表达式输出不应有变化的情况下，实际上会在输出端产生一个“1”或“0”的窄脉冲。动态险象：在组合逻辑电路中，若输入信号变化前后的稳态输出均值不同，且在输出稳态之前输出要变化三次，期间经过暂时状态01或10（即输出出现1→0→1→0或0→1→0→1)。

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