【数字IC设计/FPGA】推挽输出和开漏输出

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【数字IC设计/FPGA】推挽输出和开漏输出

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推挽输出

在这里插入图片描述 如上图所示,在MOS管构成的推挽输出中,只有一个mos管会导通:当PMOS管导通时,输出为高电平,当NMOS管导通时,输出为低电平。 下图则是三极管构成的推挽输出结构: 在这里插入图片描述 当输出控制端为高电平时,NPN管导通,输出为高电平;当输出控制端为低电平时,PNP管导通,输出为低电平。 推挽输出的优点 1.输出的高低电平和电源电压基本没有压差。 2.高低电平的驱动能力强。 3.电平切换速度快。 缺点:不支持线与。 这里线与的意思为:两个输出端(包括两个以上)直接互连就可以实现“AND”的逻辑功能。 在这里插入图片描述 如图所示,如果直接将两个推挽输出的结构进行线与,则当上面的IO输出为1,下面的输出为0时,会形成图中红色箭头所示的通路,由于MOS管导通时电阻很小,因此很有可能烧坏MOS管。鉴于这一点,工程师们就设计出了OC门和OD门。

OD门和OC门

在这里插入图片描述OD门是Open Drain的缩写,即漏极开路。我们看上图所示的结构,当输出控制为1时,NMOS管导通,输出为低电平,而当输出控制为低电平时,NMOS管截止,输出为高阻态,也就是没有输出的能力。因此,我们会在输出端上拉一个电阻,如下图所示 在这里插入图片描述 此时,当输出控制为0时,虽然MOS管会截止,但上拉电阻所接的VDD可以提供电压,并且当负载的电阻远大于上拉电阻时,输出端会呈现高电平。 类似的,OC门的结构如下图所示: 在这里插入图片描述 开漏输出的优点及缺点,如下图所示 在这里插入图片描述 下面是OD门实现线与功能的一个例子: 在这里插入图片描述 当输出IO1和IO2至少有一个为1时,至少有一个MOS管导通,输出Vout为低电平,只有当IO1和IO2都为低电平时,两个MOS全部关断,输出才为高电平(VDD),这就是OD门实现的线与功能。



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