输出复数输入信号的实部和虚部 |
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Complex to Real-Imag 输出复数输入信号的实部和虚部 全页展开库： Simulink / Math Operations HDL Coder / Math Operations 描述Complex to Real-Imag 模块输出输入信号的实部和/或虚部，具体取决于输出参数的设置。实数输出与复数输入具有相同的数据类型。输入可以是复信号数组（向量或矩阵），这种情况下，输出信号也是具有相同维度的数组。实数数组包含对应的复数输入元素的实部。同样，虚数输出包含输入元素的虚部。 示例可变大小信号基本操作此示例说明可变大小信号是如何生成的。它还说明了可对这些信号应用的一些操作。此示例旨在介绍与可变大小信号相关联的基本操作。 打开模型Measure Frequency Response by Using Complex Data in StateflowEmulate a spectrum analyzer that measures the frequency response of a continuous-time system driven by a complex sinusoidal signal. 端口输入全部展开 Port_1 — 输入信号 标量 | 向量 | 矩阵该模块计算并输出实部和/或虚部的复数输入信号。 数据类型： single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point 输出全部展开 Port_1 — 输出信号 标量 | 向量 | 矩阵输出信号，即输入信号的实部和/或虚部。要选择输出哪个部分，请设置输出参数。 数据类型： single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point 参数全部展开 输出 — 实部和/或虚部输出设定 “实部和虚部” （默认） | “实部” | “虚部”指定输出是输入信号的实部还是虚部。 命令行信息 参数：Output 类型：字符向量 值：'Real and imag' | 'Real' | 'Imag' 默认值：'Real and imag' 采样时间 — -1 以外的采样时间值 -1 （默认） | 标量 | 向量将采样时间指定为 -1 以外的值。有关详细信息，请参阅指定采样时间。 依存关系此参数不可见，除非将其显式设置为 -1 以外的值。要了解详细信息，请参阅不建议设置采样时间的模块。 编程用法 模块参数：SampleTime类型：字符串标量或字符向量默认值："-1" 模块特性数据类型 Boolean | double | fixed point | integer | single 直接馈通 是 多维信号 是 可变大小信号 是 过零检测 否 扩展功能C/C++ 代码生成 使用 Simulink® Coder™ 生成 C 代码和 C++ 代码。HDL 代码生成 使用 HDL Coder™ 为 FPGA 和 ASIC 设计生成 Verilog 代码和 VHDL 代码。HDL Coder™ 提供影响 HDL 实现和综合逻辑的额外配置选项。 HDL 架构此模块具有一个默认 HDL 架构。 HDL 模块属性ConstrainedOutputPipeline通过移动设计中现有延迟的方式来放置在输出端的寄存器的数量。分布式流水线处理不会重新分发这些寄存器。默认值为 0。有关详细信息，请参阅ConstrainedOutputPipeline (HDL Coder)。 InputPipeline要在生成的代码中插入的输入流水线阶段数。分布式流水线处理和受限输出流水线处理可以移动这些寄存器。默认值为 0。有关详细信息，请参阅InputPipeline (HDL Coder)。 OutputPipeline要在生成的代码中插入的输出流水线阶段数。分布式流水线处理和受限输出流水线处理可以移动这些寄存器。默认值为 0。有关详细信息，请参阅OutputPipeline (HDL Coder)。 复数数据支持此模块支持复信号的代码生成。 定点转换 使用 Fixed-Point Designer™ 设计和仿真定点系统。 版本历史记录在 R2006a 之前推出 另请参阅Complex to Magnitude-Angle | Real-Imag to Complex |
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