马上回想了下原码和补码的问题，但是这只是在有符号情况下对正负数表示的统一，现在的问题是Verilog中“+”这个运算符是认为操作数是有符号还是无符号呢？（当然，正数的情况没有区别）。马上测试了一下： ​

结果out=-3，我以为“+”是计算有符号的情况的。 以二进制查看了一下波形，是a=4'b1111,b=4'1110,out=4'b1101 看来如果赋值为负数，是以补码的形式存储的

那么如果操作数是两个无符号数，且足够大，首位是1，不就也被“+”当成有符号负数了吗？这就不能实现无符号的加法了。