完整版 VHDL设计数字电子时钟

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完整版 VHDL设计数字电子时钟

2024-07-16 09:19| 来源: 网络整理| 查看: 265

课程设计报告 一.           设计要求

1. 进行正常的时、分、秒计时功能,二十四小时制计时

2. 由数码管显示24h、60min、60s

3. 设置时间

4. 整点报时

5. 闹钟功能

二.           设计实现功能

该数字电子钟能够实现时、分、秒计时功能;校准时和分的功能;校准时间时秒清零的功能;整点报时的功能;

三.           各个设计模块描述 (一)        计时模块

1.  秒计数是由一个六十进制的计数器构成,生成元器件如下

Clk:驱动秒计时器的时钟信号

     Clr:校准时间时清零的输入端

     En:使能端

     Sec0[3..0]sec1[3..0]:秒的高位显示,低位显示

      Co:进位输出端,作为分的clk输入

代码如下:

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity second is

port (clk,clr,en:in std_logic;

         sec0,sec1:out std_logic_vector(3 downto 0);

       co:outstd_logic);

end second;

architecture sec of second is

SIGNAL cnt1,cnt0:std_logic_vector(3 downto0);

begin

       process(clk)

       begin

       if(clr='0')then

       cnt0dout



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