`timescale 1ns / 1ps

//

// Company:

// Engineer:

//

// Create Date:

// Design Name:

// Module Name:    ASK

// Project Name:   ASK调制实现

// Target Devices:

// Tool versions:

// Description:    该模块为ASK调制的顶层模块

//

// Dependencies:

//

// Revision:

// Revision 0.01 - File Created

// Additional Comments:

//

//

module ASK( 

    input clk,          //50M时钟

       input [7:0] in_p2s, //拨码开关输入

       input in_ask_en,    //输入使能信号

       output out_ask_en  //输出使能信号

    );

wire  [11:0]  cosine;

wire [11:0]  out_data;

wire        out_p2s;

wire        ce;

wire        clk20m;

wire        m_axis_data_tvalid;

wire [31:0] m_axis_data_tdata;

reg         rst;

reg [31:0]  rst_count=0;

always @(posedge clk20m)

    if(rst_count==32'h00000111)begin

       rst_count