计

图1 全芯片ESD保护环框图

表

整

个

芯

片

的

E

S

D

防

护

特

性，特别是版图面积较大、

电流泄放路径较多时，因此

需要考虑全芯片

ESD

保护环

中电流泄放最优路径及最优

路径设计参数，保证芯片在

ESD

发生时，大脉冲电流能

够流过泄放电流强的路径及

器件，从而保护泄放电流弱

的路径及器件；而且针对不同的信号管

脚，需要选择不同的防护器件以及多电

源情况下如何进行全芯片

ESD

保护环的

设计，也需要进行深入研究。

芯片作为合格的产品推出市场前，

首先需要进行可靠性鉴定，而可靠性鉴

定中很关键的一项就是需要进行

ESD

能

力的评估。由于全芯片

ESD

保护环是由

基本的

ESD

防护器件构成的，所以本文

先简单介绍了二极管、

GGNMOS

、

SCR

等防护器件；然后介绍几种

ESD

保护电

路；最后基于

0.18um

工艺，进行包含多

电源的

ESD

保护环设计。

1  ESD保护器件

E

S

D

保

护

器

件

主

要

有

二

极

管

、

GGNMOS

、

GGPMOS

、和

SCR

等。二

极管既可以单独作为

ESD

防护器件，也

可以应用于

SCR

结构中作为辅助触发器

件。

GGNMOS

和

GGPMOS

作为防护器

件时利用的是寄生双极晶体管的双极特

性来泄放

ESD

大脉冲电流，而不是利用

MOS

管的导通沟道来实现的；可控硅

整流器

SCR

导通电阻很小，在现有的

ESD

保护器件中，单位面积抗

ESD

能力

最强，鲁棒性最高。本文主要采用二极

管触发的

MLSCR

结构，该结构既能满

足设计窗口的要求也能达到高防护等级

要求。

如图

1

所示，

ESD1

、

ESD2

、

ESD3

、

ESD4

构成了输

入级

ESD

两级双向保护结构；考虑到输入级

ESD

保护电路

直接与

3.3V_core

的输入晶体管的栅极连接，因此

ESD1

、

ESD2

、

ESD3

、

ESD4

必须具有泄放电流和电压钳制两个作

用。综合考虑之后，本文设计时第一级

ESD1=GGPMOS1

，

ESD2=GGNMOS2

为主电流泄放通路，选择

Foudary

厂

提

供

的

标

准

E

S

D

D

e

v

i

c

e

，

设

计

窗

口

和

防

护

等

级

均

能

满

足

设

计

要

求

；

第

二

级

保

护

电

路

由

E

S

D

3

=G

G

P

M

O

S

2

，

ESD4=GGNMOS2

构成，其中

GGPMOS2

和

GGNMOS2

选择

标准

MOS

管尺寸适中即可，电阻

Res

为多晶电阻，对

ESD

脉

冲电流有阻碍作用，在

ESD

发生时与第二级保护电路一起

保护

3.3V_core

输入级晶体管的栅。

2.2  输出级ESD保护电路

如图

1

所示，

Output

端和

1.8VVDD

端通过

ESD6

进行保

护；

Output

端和

1.8VGND

端通过

ESD7

进行保护；由于输出

端是漏极输出，在版图设计漏端是加宽的，本身具有

ESD

防护能力，因此输出级只需再加一级防护电路即可。由于

输出端是漏极输出，而由

ESD6

和

ESD7

构成的防护电路是输

出端的负载，因此

ESD6

、

ESD7

不但需要具备相应的防护能

力，而且不能引入太大的寄生效应，否则将会影响芯片的

性能，因此本文

ESD6

设计为

Dio+MLSCR_p

器件，

ESD7

设

计为

Dio+MLSCR_n

器件，两者构成了输出端的双向

ESD

保

护电路。

2.3  电源到地的ESD防护电路

如图

1

所示，

ESD5

和

ESD8

能够在管脚到管脚和电源到

地发生

ESD

电流泄放时，对内部版图布局小、抗

ESD

能力弱

的电路进行

ESD

防护。评估全芯片的版图面积后，

ESD5

和

ESD8

均用

GGNMOS

保护器件来实现，仍然选用

Foudary

厂

提供的标准

ESD Device

。