一、新建工程 首先打开vivado2017.4

点击create project

点击next

为新建的工程起名字，路径和名字都不要有中文 起好名字后点击next

选择RTL project，勾选do not specify sources at this time,表示以后再配置资源文件 选好了之后点击next

输入你的FPGA板的型号，我的是xc7a100tcsg424 然后点击next

finish之后，如图所示，可以配置语言，这里选择的是VHDL

然后我们开始新建/添加文件，点击+

选择add or create design sources

双击你所建立的source之后，就可以开始写程序了 二、写程序 在这里我提供一个简单的程序

library IEEE; use IEEE.STD_LOGIC_1164.ALL;

entity test is Port ( led:out std_logic; switch:in std_logic ); end test;

architecture Behavioral of test is

begin process(switch) begin if switch=’1’ then ledswitch ); process begin switch