秒表设计(Verilog)

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秒表设计(Verilog)–quartus13

本次实验的目的在于：（1）掌握利用硬件描述语言设计计数器、分频电路、译码电路的方法；（2）掌握利用例化语句设计顶层电路的方法。

实验内容秒表设计：要求：（1）数码管显示；（2）能清零、暂停；（3）精确到1/100秒。实验设备（1）DE2-115实验板一块（2）高配置计算机一台实验原理

电路框图在这里插入图片描述

1、分频电路设计、编译；设计方案：该模块有三个端口，分别是原始时钟输入端口、时钟清零信号输入端口、分频时钟输出端口。设置时钟清零信号为高电平时时钟清零，即输出的时钟为低电平。由于开发板提供的时钟信号频率为50MHz，而我们需要的为100Hz的时钟输入，所以分频系数k为：在这里插入图片描述设置一个计数器，当计数器计数小于k-1时，计数器加1，时钟输出为0；当计数器计数到k-1的时，计数器清零，时钟输出为1。

//分频 module fenpin(clk,clr,clk2); input clk,clr; output clk2; reg clk2; reg[31:0] cnter0; always@(posedge clk or negedge clr) if (~clr) cnter0

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