由于现有笔记本带不动vivado自带的仿真工具，所以只能退而求其次，尝试用modelsim来仿真vivado工程。碰到这种软件问题，期间心酸，懂者自懂。故在此分享经验，以防不时之需，毕竟好记性不如烂笔头。由于笔者入坑FPGA才四月有余，对各方各面的理解不是很透彻，部分知识点也是一知半解不敢肯定，所以也欢迎大家批评指正、共同进步。

1、首先需要用modelsim编译xilinx库。该步骤在vivado中进行。笔者vivado版本是2019.1，modelsim版本是10.7。需注意的是，modelsim与vivado之间存在版本匹配问题，按照xilinx官网信息，与vivado2019.1匹配的为modelsim10.7c，通过亲身实践，modelsim10.7也能用上。之前装的是modelsim10.1，结果编译xilinx库会报错。

言归正传，在vivado中依次选择“tools”、“compile simulation libraries”。在弹出的对话框（图2）中选择modelsim simulator，对话框中第一个路径指编译库的存放路径，需要自己创建，第二个路径选为modelsim安装路径下的win64文件夹。注意“compile xilinx ip”选项要勾选上！不勾选的话似乎只是编译器件库，而实际工程里肯定会例化各种IP核。不勾选后续modelsim仿真不通过，会提示“failed to access library...”

 勾选“compile xilinx ip”之后，编译时间会非常长，大概二三十分钟，产生的库也很多，如图4。编译进度条完成后，点击vivado下方的“Tcl Console ”可查看编译结果，没有error即可（这里忘了截图）。当初用modelsim10.1编译会存在error。

 2、将这些库的路径添加进modelsim。编译库存放路径中，有一个modelsim.ini文件，打开，复制其中63-473行的内容，如图6。

 同样，在modelsim安装路径下也有modelsim.ini文件，去掉只读属性，打开，在图7所示位置粘贴刚才复制的内容，然后保存。

 之后打开modelsim，可以看到刚才创建的库已经可以被modelsim自动识别添加了。

 3、编译库任务已经完成，下面就可以用modelsim来编译vivado工程了。首先更改modelsim的工作路径：点击“file”，选择“change directory”，选择自己创建的工程文件夹。要养成良好的习惯，一个工程项目一个文件夹。然后创建一个”work“库（自己写的工程文件都放这里编译）。

 点击编译按钮，如图10。将工程里的verilog/vhdl文件都进行编译，编译后文件会出现在work库中，如图11。需注意的是，工程文件应事先都在vivado中提前写好，verilog/vhdl文件在“工程名.srcs/sources_1/new”中。另外，IP核例化文件也要进行编译，其在“工程名.srcs/sources_1/ip/IP例化名/sim”中。

4、源文件和IP核例化文件都编译好后，下面可以进行仿真。 点击仿真按钮，如图12。需说明的是，modelsim10.7之后强制要求进行设计优化，即弹出的对话框中“enable optimization”必须勾选上，不然仿真报错。为了防止信号被优化掉，解决办法是勾选“enable optimization”的同时，点击“optimization options”，选择第二项“full debug mode”，其含义为进行设计优化，但所有模块可见，即全调试模式，如图14。

 此外，工程里用了IP核的话，还要在仿真对话框里点击“libraries”，添加相应的库（即第一步编译的库，要记得这些库的存放路径），如图15。不知道添加什么库不要紧，先不加库跑一遍，modelsim会仿真失败，报错缺少什么库，然后再添加，再跑一遍即可。

 5、总结。本文介绍的modelsim独立仿真方法和一般的教程不太一样，大部分教程是教如何让vivado调用modelsim进行仿真。在vivado工程文件创建好之后，本文介绍的方法只需modelsim即可仿真，不再需要用到vivado。笔者发现，vivado一打开，什么都不做，都会占用不少内存。而且vivado调用modelsim的过程，相对还是比较慢的。