基于 Verilog 的经典数字电路设计（16）有限状态机 |
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基于 Verilog 的经典数字电路设计（16）有限状态机
版权所有，新芯设计，转载文章，请注来源 引言 🌏 一、有限状态机的相关概念 🌏 二、经典的三段式有限状态机的 Verilog 代码实现（标准模板） 引言状态机！！！非常重要！非常重要！非常重要！重要的事说三遍！ 可能你还没有搞过比较大的 FPGA 工程设计，没有体会到一大堆时序状态信号、时序控制信号、时序顺序操作的费神费脑，甚至，可能是无底洞的一个时序设计，毕竟时序是设计出来的，我们需要有一个规范的时序设计套路，类似于 IC 验证需要一种方法学如 UVM 一样。后续，我会根据具体的设计来详细进行 FSM 的设计思路讲解。 🌏 一、有限状态机的相关概念有限状态机（Finite State Machine）：FSM 由状态寄存器和组合逻辑电路构成，是一个能够进行状态转移与状态输出的控制模块，是协调相关信号动作、完成特定操作的控制中心。 有限状态机主要分为两大类：第一类，若输出仅与状态有关，则称为 Moore 状态机（通常都是这个）；第二类，输出与状态和输入都有关，则称为 Mealy 状态。 如下所示 |
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