大疆芯片开发岗B卷

1.在UVM和SystemVerilog的基础知识中，描述错误的是（B）A、如果某个操作消耗仿真时间，那么这个操作不能定义在function中。B、当仿真命令行中出现+UVM_VERBOSITY=MEDIUM时`uvm_info(“exam”,“DJI”,UVM_LOW)对应的message不会被打印出来C、build_phase用于创建component而且是top down执行的。D、sequence中定义dmac变量，此sequence的`uvm_do_with(tr,{tr.dmac == dmac;})语句中的约束不起作用。 解析：在打印信息之前，UVM会比较要显示信息的冗余度级别与默认的冗余度阈值，如果小于等于阈值，就会显示，否则不会显示。默认的冗余度阈值是UVM_MEDIUM，所有低于等于UVM_MEDIUM（如UVM_LOW）的信息都会被打印出来，冗余度UVM_HIGH则不打印出来。

2.如果只使用（2选1MUX）完成异或门逻辑，最少需要（2）个MUX 。

解析：F = A’B +AB’，即：A=0时，F = B；A=1时，F = B’ 。

3.关于网表仿真描述正确的是（C）A、网表仿真不能发现实现约束的问题B、仿真速度比RTL仿真速度更快C、网表仿真可以发现电路设计中的异步问题D、为了保证芯片正常工作，即使在时间和资源紧张情况下，也需要将所有的RTL仿真用例都进行网表仿真并且确保通过 解析：网表仿真通过网表反标sdf进行仿真，仿真速度较RTL仿真慢，由于sdf通过sdc约束和单元逻辑延时和线网延时而来，可以发现约束问题。设计大的话，网表仿真太耗时，常用采用形式验证手段来保证门级网表在功能上与RTL设计保持一致，配合静态时序分析工具保证门级网表的时序。门级仍真可以发现异步问题。。

4.关于“线与”逻辑描述错误的是：（D）A、“线与”逻辑是两个输出信号相连可以实现“与”的功能B、可以用OD门来实现“线与”C、可以用OC门来实现“线与”D、“线与”逻辑必须在输出端加一个下拉电阻 解析：OD：open-drain，源级开漏输出（开漏），OC：open-collector，集电极开路。OD是对mos管而言，OC是对双极型管而言，两者实现线与需外加上拉电阻。

5.以下哪种异常可以使用逻辑分析仪测试(B)A、信号间串扰过大.B、6个信号的异常组合C、信号占空比超标.D、信号上升沿缓慢 解析：逻辑分析仪用来检测的是逻辑错误

6.关于数字通信的特点，下面描述不正确的是（B）A、易于加密，保密性好B、比模拟通信占据更窄的系统频带，系统设备简单，对同步要求更低C、易于集成，使通信设备微型化D、抗干扰能力强，且噪声不积累 解析：数字信号相比于模拟信号对同步的要求更高

7.集成电路芯片中，其最大输出低电平为0. 1V，最大输入低电平为1.5V，最小输出高 电平为4.9V,最小输入高电平为3.5V，则其低电平噪声容限为(B)A、2.0VB、1.4VC、1.2VD、1.6V 解析：低电平噪声容限=VNL = VIL（max） - VOL（max）（输入-输出）= 1.5 - 0.1 = 1.4V

8.芯片制造中，工艺节点28nm,12nm,7nm。其中28，12，7含义：（D）A、沟道深度B、走线间距C、器件宽带D、栅极宽度

9.以下哪些电路可以设置false_path：（A）A、异步电路B、模拟和数字电路接口C、不同频率之间电路D、异步复位 解析：false_path用于设置异步路径，不同频率电路可以是同步电路。异步复位需要检查recovery time和removal time

11.某寄存器的地址为addr,现在要求将此寄存器的值取反，下列正确的C语言描述是(A)A、* (volatile unsigned int*(addr)=- (*(volatile unsigned int *)(addr)) ;B、volatile unsigned int*)(addr)= (volatile unsigned int*)(adar):C、(unsigned int **) (addr)= ~(volatile unsigned int *)(addr);D、(volatie unsigned int*)(addr) = ~(*(volatile unsigned int *)(addr));

12.对连续信号进行均匀采样，采样频率为Ns,信号最高截止频率为Nc,折叠频率是(D)A、2NsB、Nc/2C、2NcD、Ns/2 解析：取样定理：设取样频率为fs，输入模拟信号的最高频率为fmax，则有定理：fs>= 2fmax。折叠频率为采样频率的一半。采样间隔为dt=8ms=0.008s，采样频率为ft=1/dt=125Hz，折叠频率为fN=1/2ft=62.5Hz.也称为Nyquist频率

13.逻辑表达式A+BC=（A+B）（A+C）。

14.时钟周期T，寄存器的时钟端到数据输出端的延迟为Tcq，时钟到第一级寄存器时钟端的延迟为Tcd1，时钟到第二级寄存器时钟端的延迟为Tcd2，两级寄存器之间组合逻辑延迟为Tpd，寄存器的建立时间为Tsetup。Tpd的最大延迟为（T-Tcq-Tsetup-（Tcd1- Tcd2））。 解析：reg2reg的STA setup分析： Tlaunch+Tc2q+Tcomb