LBC module DBI接口可以对其进行访问，没有任何限制，需要注意的是：

Ø  在RC模式下，LBC只能通过DBI接口访问

Ø  而在EP 模式下，远程设备也可以访问。

LBC可以访问的区域有2个部分：

Ø  内部的寄存器（CDM）

Ø  外部的应用寄存器，通过ELBI连接

Core包含4096个寄存器，分为PCIeconfiguration 和Port logicper function两个大块，这些空间DBI可以无限制访问，而在EP模式下，远程设备可以通过CFG request访问，而prot logic 和 ELBI控制的用户register 同样可以通过BAR Match MEM 和 IO request 访问。

注意：wire access（Upstream portonly 也就是只能写，不能读？？？？？）

Ø  CFGCONFIG_LIMIT时，访问ELBI

Ø  任何的通过BAR capture的MEM/IOrequest目标空间都是通过TRGT0访问ELBI的外部应用register

DBI（upstream 和 downstream  port）

Ø  没有MEM/IO/CFG等概念

Ø  通过特殊的bit为决定是访问ELBI还是CDM

Ø  没有对于空间是否能够访问的仲裁，也就是整个空间可以无限制读写。

PCI configuration header 和 capability register 都是PCIe的内核配置的标准寄存器，由the PCI Express3.0 Specification定义，可以通过PCIe wire 的CFGrequest访问（EP mode only）。DBI可以无限制访问。

注：

Ø 在EP mode，通过PCIe wire：

l 你可以memory-map Port logic register 的space。（是否指可以从新map这段寄存器的地址？？？）。

l 你不可以memory-map PCI和PCIe configuration register 的space。你必须通过CFGrequest 访问该区域

Ø 在RC mode下，访问CDM只可以通过DBI，PCIe wire 不允许访问CDM。

Ø DBI接口无限制访问CDM。

Port logic register是synopsys定义的空间，该部分的寄存器在PCI Express 3.0 specification中并没有定义，在EPmode下，可以接受PCIewire 的CFG request，但是在RC mode 下，PCIe wire的访问将不被允许，DBI接口可以无限制访问。

用户的applicationregister 是在core的外部的，通过ELBI连接，可以接受 PCIe wire的CFG、EME、IO request，但是相同的，在RC mode下不允许。同样DBI接口可以无限制访问。

Ø  对ELBI 访问的特征和限制可以参考see “Features andLimitations” on page 90.

Ø  ELBI在32bit位宽的情况下可以支持4GB的application register的空间

For more details, see K:, “Advanced LBC and DBI Usage” and “External Local Bus Interface(ELBI)” on page 238.

注意：对于wire  access

Ø  对于ELBI space的IO 和MEM request ，需要将MEM_FUNCN_BARn_TARGET_MAP置0

Ø  对于ELBI 的CFG request，通过CONFIG_LIMIT andTARGET_ABOVE_CONFIG_LIMIT两个条件决定

Ø  Port logic 的MEM request，采用ENABLE_MEM_MAP_PL_REG 架构，具体参见see K:, “AdvancedLBC and DBI Usage”.

在默认情况下，所有的到达PCIconfiguration space和Port logic register 的请求都来自TRGT0，并通过LBC到达CDM。在默认的情况下，没有ELBI的访问可以到达，因为 CONFIG_LIMIT的默认值为0x3FF，（位于CFG register 地址的顶端）。！！！！！！！！！！使用的时候要特别的注意一下。

DBI可以无限制访问所有4096 byte的寄存器空间。

DBI地址位的最低一位为CDM和ELBI的选择位。

暂时可以不关注

暂时可以不关注

■ The DBI address must be a DWORD address with dbi_addr[1]=1’b0. The LSB (dbi_addr[0]) can

then be used to select between CDM(0) andELBI(1) access.

■ Byte access within a DWORD for write requests is possibleusing dbi_wr[3:0].

■ The dbi_wr[3:0] bus alsoidentifies the type of access as a write or read (4’h0).

The following limitations exist for the LBC.

■ CDM Access Restrictions:

❑ Maximumpayload Length =1 DWORD.

❑ PCIe MEM requestswith Length > 1 are processed as completer abort.

❑ PCIe MEMrequests with Length =0 are processed as completer abort.

❑ PCIe IO orCFG requests with Length !=1 are processed as malformed TLPs.

■ ELBI Access Restrictions:

❑ Maximumpayload Length = CX_LBC_NW(1 or 2DWORDs).

❑ PCIe MEMrequests with Length > CX_LBC_NW are processed as completer abort.

❑ PCIe MEMrequests with Length =0 are processed as completer abort.

❑ PCIe IO orCFG requests with Length !=1 are processed as malformed TLPs.

❑ Address mustbe CX_LBC_NW aligned.

❑ Does notsupport “AtomicOperations (AtomicOps)” on page 215.

❑ Does notsupport TPH. Core does not forward the TPH bits to the ELBI.

■ ELBI Data/Address Port Width Restrictions:

❑ Data(Write): CX_LBC_NW= 1 or 2DWORDs.

❑ Data (Read):CX_LBC_NW = 1 or 2 DWORDs per function.

❑ Coredatapath width (CX_NW) must be>= CX_LBC_NW.

❑ Address: CX_LBC_EXT_AW= 12-32.

It is expected that your application at the ELBI only decodes the validaddress bits to the BAR

limit specified.

■ DBI Data/Address Port Widths (with no AHB/AXI bridge):

❑ Data: 32 bit

❑ Address: 32bit

■ DBI accesses are not supported when the core is in any ofthe low-power states that allow core_clk