高精度时间测量是核与粒子物理实验中读出电子学的核心任务之一，诸多能实现精密时间测量的方法已经被提出，而其中基于定时甄别加TDC(time-to-digital converter)的结构便是其中一个主流技术路线[1]。TDC作为该技术路线的主要组成部分在诸多物理场合中都有很好的应用[2]，比如在ATLAS(A Toroidal LHC ApparatuS)的MDT(Monitored Drift Tube chambers)探测器中TDC ASIC(Application Specific Integrated Circuit)直接集成在前端电子学中参与信号的时间量化及数据传输[3-4]，在BESIII(Beijing Spectrometer III)飞行时间(Time-of-Flight, ToF)监控系统中也将TDC作为时间测量模块的关键部分之一[5]。TDC在其他领域也有广泛应用，比如在无线传感网络以及物联网市场中迅速发展的ADPLL(All-Digital Phase-Locked Loop)中用于时钟相位差测量[6-7]，在医疗成像领域中逐渐兴起的ToF正电子发射计算机断层成像技术(Positron Emission Tomography, PET)[8-9]里TDC通过测量射线抵达探测器的到达时间用于计算相应的位置信息，等等。随着对其的结构及性能探索的不断深入，越来越多TDC类型得以发展，并在对应领域有着优异的表现[10]。

模拟型TDC是较早得以发展的一类TDC，其主要设计思想是先利用TAC(Time-to-Amplitude Converter)将时间间隔转化为电压信号，再配合后端电路比如ADC(Analog-to-Digital Converter)实现时间数字化[2]。为了进一步提高精度，可以采用时间放大原理进行设计，比如基于双斜坡放大的电路结构[11]。尽管模拟型TDC通过细致的结构优化以及版图调整后可以实现很好的时间性能，但模拟电路的固有特性使其易受到噪声、干扰及电压波动等因素的影响，这促使人们进一步发展数字型TDC。

高精度数字型TDC中的典型代表有基于门延迟单元的链型或者环形振荡器型TDC[12-14]，其使用低延迟单元进行时间内插从而实现门延迟级别时间测量，电路拓扑结构简单。相比于模拟型TDC，除了数字电路固有的较好的抗噪声特点，伴随着工艺的发展，延迟单元所能实现的最小延迟不断减小，因此可以实现的时间精度也不断提升。数字型TDC可以进一步分为FPGA(Field-Programmable-Gate-Array)TDC和ASIC TDC两种类型。前者利用FPGA内部资源，如延迟线或者查找表，可以实现高精度的数字TDC设计[15]，FPGA可编程重构的特性使此类TDC设计的周期大为缩短，并提升了应用的灵活性。然而，由于FPGA属于通用型器件，在实现TDC设计时无法做到资源最优化目标下的专用化设计，尤其在大规模使用时因其成本高、效能比低等因素受到诸多限制。而ASIC TDC在这些方面优势明显，可以大大提高资源利用率，降低电路功耗，提高系统集成度从而降低平均成本[3]。

考虑到基于环形振荡器型TDC ASIC设计在拓扑上需要将延迟链弯曲成环形结构，在弯曲处势必会引入延迟的不一致，为了克服这一点需要额外的电路设计进行补偿[16]。就此方面考虑延迟链型TDC结构简单，能够较好地进行紧凑版图设计，提高集成度。基本延迟链TDC使用简单的门电路比如反相器作为延迟单元，单元首尾相连构成延迟链结合采样电路实现时间量化功能，电路能测量的最小时间间隔就是单个反相器延迟。但是该TDC基本单元延迟会受到工艺、电压以及温度(PVT)影响而变化，此时基于DLL(Delay-Locked Loop)的受控延迟链型TDC便是一种能减轻PVT影响的常用结构 [17-19]。

结合上述讨论，针对国内外大型粒子物理实验中对百皮秒量级的TDC一直有着较高需求[3, 20-21]，本研究团队在180 nm CMOS工艺上基于DLL结构实现了原型TDC ASIC设计，芯片命名为Delay-locked loop based High Resolution TDC，简称DHR TDC。该ASIC工作旨在为了满足未来该领域物理实验的需求，需要发展国内自主设计TDC ASIC以作准备。考虑到TDC本身的核心指标在于位宽(bin size)及RMS精度，此原型芯片指标希望达到200 ps bin size，时间精度好于100 ps RMS。

为评估原型芯片性能，本论文将设计电子学测试模块，构建测试系统并进行性能测试，需完成对该TDC芯片的位宽、时间精度、DNL(Differential NonLinearity)以及INL(Integral NonLinearity)等指标的测量。