《数字电子技术基础》第6.1和6.2节学习笔记，本人在编写Verilog时序逻辑代码时，关于这一部分的状态图FSM需要好好学一下。参考清华大学王红来时的国家精品课。

同步：存储电路中所有触发器的时钟使用统一的clk，状态变化发生在同一时刻。

异步：没有统一的clk，触发器状态的变化有先有后。

Mealy型：Y = F(X，Q）   与X、Q有关

Moore型：Y = F(Q)           仅取决于电路状态

区别在于输出是否与时钟同步，Q与时钟有关

分析：找出给定时序电路的逻辑功能，即找出输入x和时钟clk作用下，电路的次态和输出。

一般步骤：

例：

 到触发器的就断掉，最终自变量为Q本身。驱动方程：

 JK触发器的特征方程Q*=JQ'+K'Q于是得到电路的状态方程：

 输出方程：

上面的状态方程与输出方程的真值表：

Mealy型将Y放在外面。

Moore型将Y放到⚪的里面，因为Y只与现态有关，所以上图需要进行一下改变。

能够自启动的电路，其状态图必定能形成回路。无效态尽量可以回到最初态。

状态机流程图（SM图），也可以称为ASM图。思想类似于编写计算机程序时使用的程序流程图。

只能规规矩矩从头往后分析，没有简便方法。由于比较繁琐这里不详细介绍。