一、实验任务

用FPGA器件和EDA技术实现多功能数字钟的设。

基本功能：

1、以数字形式显示时、分、秒的时间；

2、小时计数器为同步24进制；

3、要求手动校时、校分。

扩展功能：

1、任意时刻闹钟；

2、小时显示（12/24）切换电路

3、仿广播电台正点报时；

4、自动报整点时数。

二、实验要求

1、熟悉EDA软件的使用；

2、拟定数字钟的组成框图，划分模块；

3、采用分模块、分层次的方法设计电路；

4、各单元模块电路的设计与仿真；

5、总体电路的设计与仿真；

6、总体电路的下载与调试。

7、设计可以采用原理图或HDL语言

三、实验环境

1.Windows10操作系统

2. ISE软件Vivado2020.2

3.FPGA实验开发装置Nexys4-DDR

四、数字钟设计方案及组成框图

本次设计的多功能数字钟分为主体电路与扩展电路两个部分，其中主体电路分为计数器模块、显示模块、校时模块，扩展电路分为闹钟模块与仿电台正点报时模块。在100MHz的CP信号激励下主电路计数器模块与闹钟定时计数器模块中的寄存器分别输出时分秒对应的BCD码，经由数据选择器输入显示模块，BCD码在该模块中译码为数码管对应编码，通过500Hz的CP信号动态扫描将数码管编码经过总线分时映射到对应的位数码管上，实现译码器与输出端口的复用。闹钟模块将主电路计数器模块底层寄存器中的BCD码闹钟计数器中寄存器进行对比，，相同则产生间隔1秒的1秒500Hz的低音。整点报时与仿电台正点报时模块将主电路计数器模块底层寄存器中的BCD码与报时时刻进行对比，在每个小时的59分51秒、53秒、55秒、57秒产生1秒500Hz的低音，在59秒产生1秒的1000Hz高音提示整点已到，此后再产生与对应小时数相等次数的500Hz低音进行报时。

综上所述，多功能数字钟组成框图如下图所示：

图1 多功能数字钟组成框图

五、分模块源代码设计及注释

多功能数字钟的模块设计如下所示：

图2 多功能数字钟模块设计组成图

MIPS汇编语言源程序分模块设计如下：

(1) 主电路计数器模块

主电路计数器模块主要由分频器、模60计数器、模24计数器构成，其中模60计数器由模10计数器与模6计数器构成。100MHz时钟信号CP经分频器得到1Hz时钟信号，将其分别作为两个模60计数器与一个模24计数器的激励实现秒计数、分计数与时计数。秒计数器使能恒为有效，分计数器使能在秒计数器数值为59时或调分信号有效时有效，时计数器使能在分计数器、秒计数器为59时或调时信号有效时有效。当系统为显示时间模式正常计时，另外可以通过改变调分、调时开关的是否有效实现校时功能。此外通过模式转换按钮trans实现12小时/24小时模式切换，因计数电路只使用了模24计数器，因此通过24时制与12时制的转换关系可以直接得到12时制的输出结果。整体层次关系如下：

图3 主电路计数器整体层次关系

各计数器均基于模10计数器或模6计数器等四位输出计数器实现，各模块verilog源码如下：