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新年新气象，吾爱 IC 社区的小编在此祝大家新年快乐！祝大家在新的一年里身体健康，工作顺利，工资翻倍。去年年初小编流片过一颗基于 22nm FDSOI 的芯片，芯片目前已经正式量产。今天简单和大家科普下先进工艺的一些基本知识。既然有了实际流片经验，作为数字 IC 后端领域的公众号号主，后续也会分享一些基于先进工艺的数字后端实现流程以及注意事项。

传统工艺的挑战

泄漏功率仍然是 HKMG(High-K Metal Gate) 一个主要问题。从下图看出，在 28nm 的 High-K Metal Gate Stack 中，leakage power 仍然在总功耗中占据主导地位。因此，降低芯片 leakage 成为设计的重点之一。**Leakage 是主要 cost，直接影响整个芯片的功耗 **。

CMOS 技术走到 22nm 之后，因为光刻技术所限，特征尺寸已很难继续微缩，急需革新技术来维持进一步发展。在众多的候选技术之中，FDSOI(Fully Depleted SOI，全耗尽 SOI) 和 FinFET 技术极具竞争力。

对于 FDSOI 晶体管，硅薄膜自然地限定了源漏结深，同时也限定了源漏结的耗尽区，从而可改善 DIBL(Drain Induced Barrier Lowering，漏致势垒降低) 等短沟道效应，改善器件的亚阈特性，降低电路的静态功耗。此外，FDSOI 晶体管无需沟道掺杂，可以避免 RDF(Random Dopants Fluctuation，随机掺杂涨落) 等效应，从而保持稳定的阈值电压，同时还可以避免因掺杂而引起的迁移率退化。

传统 planar bulk& FDSOI& FinFET

传统 bulk planar 的局限性

Channel area underneath the gate is too deep and too much of the channel is too far away from the gate to be well-controlled

Higher leakage power(static/stand-by power)

Gate is never truly turned off

解决方法：将 channel 变得更窄，使得可以被 gate 较好的控制。

可用的解决方案： FDSOI && FinFET

FD-SOI 晶体管级优势

FD-SOI 工艺可以获得较高的 performance（性能比 FinFET 肯定还是要差点，但是比 28nm 提高很多），较低的 leakage，power，而且成本与 28nm HKPG 接近。

另外，目前国内正在扶持发展 FD-SOI 工艺技术，对于采用这个工艺制程的企业均给与大额的补贴。所以实际上 FD-SOI 的芯片流片费用相比 28nm 还会更便宜。

FD-SOI 技术不仅能得到 FinFET 全耗尽晶体管带给平面传统技术的全部好处，而且还能实现后者无法达到的先进的负偏压（back bias）技术。

减少寄生电容, 提高器件频率, 与体硅相比 SOI 器件的频率提高 20-35%。由于减少寄生电容。降低漏电流，SOI 器件的功耗下降 35-70%。

**FD-SOI 消除了 ****闩锁效应 **(Latch up 是指 CMOS 晶片中, 在电源 power VDD 和地线 GND(VSS) 之间由于寄生的 PNP 和 NPN 双极性 BJT 相互影响而产生的一低阻抗通路, 它的存在会使 VDD 和 GND 之间产生大电流。

【机密】从此没有难做的 floorplan(数字后端设计实现 floorplan 篇)

FD-SOI 工艺可以将工作电压降低至大约 0.4V，而相比之下 Bulk CMOS 工艺的最小极限值一般在 0.9V 左右。使用 FDSOI 的后向偏置技术可以提供更宽动态范围的性能，因此特别适合移动和消费级多媒体应用。

什么是 FinFET？

前台积电首席技术官和伯克利公司的前任教授胡正明及其团队于 1999 年提出了 FinFET 的概念，并在 2000 年提出了 UTB-SOI（FD SOI）。这两种结构的主要结构都是薄体，因此栅极电容更接近整个通道，本体很薄，大约在 10nm 以下。所以没有离栅极很远的泄漏路径。栅极可有效控制泄漏。

FinFET 原理

在鳍式场效应晶体管，该信道由一个薄的翅片由栅极在轻掺杂的薄基板包裹从三个侧面提供具有减少的漏电流和降低的短沟道效应的更好的静电控制形成。

FinFET 具有由薄硅 “鳍” 包裹的导电沟道。

为什么我们需要 FinFET？

随着设备尺寸的缩小，在较低的技术节点，例如 22nm 的，具有在沟道长度，面积，功率和工作电压的缩放比例，短沟道效应开始变得更明显，降低了器件的性能。为了克服这个问题，FinFET 就此横空出世。

在传统 CMOS 器件中，沟道是水平的，而在 FinFET 中，沟道是垂直的。FinFET 的宽度取决于 Fin 的高度。

在上图中，w1 = w3 = 鳍的高度，w2 = 鳍的厚度。

有效 channel 宽度 =（2 *翅片高度）+ 翅片厚度

W =（2 * w 1）+ w 2

有效沟道长度 = 栅极长度 = L

这种类型的栅极结构提供了对沟道传导的改进的电控制，并有助于降低漏电流并克服一些短沟道效应。

在 FinFET 工艺下的数字后端实现将会稍微复杂点，比如 Fin 必须在 grid 上。这就对 floorplan 提出了更多的挑战，比如模块 boundary 不能随意给，memory 不能随意摆放等。

FinFET 的缺点

工艺制程比较复杂

芯片流片需要更多的 mask，成本急剧增加

静态 vs 动态 Body-Biasing 技术

在数字 IC 设计中，我们通常还是需要用到动态调整井偏置电压，符合 low power 设计要求。但是此时就需要 BB Gen，这个东西还是蛮大的，需要占用芯片一部分面积。

采用了 body bias 技术后，除了需要增加 BB Gen 外，静态时序分析阶段的 timing signoff 也会变得更加复杂（signoff corner 会增加很多）。

下图为 28nm HKMG(High-K Metal Gate) 与 22FDX 两种不同工艺的功耗与频率量化对比图。橙色曲线为 28nm HKMG，中间褐色那条曲线为 22FDX（不做 bias），最上面那条蓝色曲线为 22FDX（采用正向 bias）。

从图中数据得知，在同样的频率下，采用 22FDX（不做 bias）工艺的功耗相比 28HKMG 工艺节省了近 50%。而在同样的频率和同样的工艺 22FDX 下，采用 FBB（Forward Body Biasing）的功耗较 normal 也节省了近 50% 的功耗。另外，在同样的功耗下，不同工艺下芯片的 performance 也相差 30-40%。

22FD-SOI 平台(超低功耗，高性能，低成本应用需求)

关于 22nm FDSOI 工艺数字后端实现过程中的细节及其注意事项，将发布在小编知识星球上（今年星球剩最后几个名额）。感兴趣的朋友，敬请关注。

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ICC/ICC2 lab 的编写

基于 ARM CPU 的后端实现流程（已经发布）

利用 ICC 中 CCD（Concurrent Clock Data）实现高性能模块的设计实现（已经发布）

基于 ARM 四核 CPU 数字后端 Hierarchical Flow 实现教程（准备中）

时钟树结构分析

低功耗设计实现

定期在星球布置作业题（星球已经支持布置作业功能）

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