EDA技术题库

2023-07-23 05:55| 来源: 网络整理| 查看: 265

EDA技术题库

一．填空题

二．简述题

三、选择题

四、计算题（更全的，就看实验5678）

一．填空题

1. Verilog的基本设计单元是模块。它是由两部分组成，一部分描述接口；另一部分描述逻辑功能，即定义输入是如何影响输出的。

用assign描述的语句我们一般称之为组合逻辑，并且它们是属于并行语句，即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或时序逻辑，并且它们是属于串行语句，即于语句的书写有关。

在case语句中至少要有一条default语句。

已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111，而y的4位的补码为4’b0110 。

两个进程之间是并行语句。而在Always中的语句则是顺序语句。

综合是将高层次上描述的电子系统转换为低层次上描述的电子系统，以便于系统的具体硬件实现。综合器是能自动将高层次的表述（系统级、行为级）转化为低层次的表述（门级、结构级）的计算机程序。

设计输入的方式有原理图、硬件描述语言、状态图以及波形图。

IP核是知识产权核或知识产权模块，在EDA技术中具有十分重要的地位。半导体产业的IP定义为用于ASIC或FPGA中的预先设计好的电路功能模块。IP分为软IP、固IP和硬IP。

Verilog中常用有两种变量：寄存器型变量（用reg定义）、网线型变量（用wire定义）。

两种可编程逻辑结构是基于与-或阵列可编程结构（乘积项逻辑可编程结构）、基于SRAM查找表的可编程逻辑结构。

Verilog的端口模式有三种：输入端口、输出端口、双向端口，对应的端口定义关键词分别是：input、output、inout。

Verilog中常用有两种变量：寄存器型变量（用reg定义）、网线型变量（用wire定义）。

Verilog有两种赋值方式：阻塞式赋值（=）、非阻塞式赋值（

【本文地址】

今日新闻